一種半導體器件的制造方法
【技術領域】
[0001]本發明涉及半導體制造工藝，具體而言涉及一種提升PMOS性能的方法。
【背景技術】
[0002]在先進的CMOS器件制造工藝中，嵌入式鍺硅工藝經常被采用以提升CMOS器件的PMOS部分的性能。
[0003]對于現有技術而言，在PMOS的源/漏區中形成嵌入式鍺硅層的工藝次序為:提供半導體襯底，在半導體襯底上形成柵極結構以及位于柵極結構兩側的側壁結構一在側壁結構兩側的半導體襯底中形成凹槽一采用選擇性外延生長工藝在凹槽中依次形成籽晶層(seed layer)和嵌入式鍺硅層。在外延生長嵌入式鍺硅層的過程中，需要同時在形成的嵌入式鍺硅層中原位摻雜硼，以進一步提升PMOS的溝道區的載流子遷移率。在上述過程中，需要精確控制摻雜的硼的濃度，以使PMOS的性能達到預期的要求。然而，硼易于向籽晶層與半導體襯底之間的界面處擴散，進而在該界面處堆積下來，導致PMOS的性能的降低。
[0004]因此，需要提出一種方法，以解決上述問題。

【發明內容】

[0005]針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括:提供半導體襯底，在所述半導體襯底上形成有柵極結構，在所述柵極結構兩側的半導體襯底中形成凹槽；在所述凹槽的側壁和底部形成籽晶層，形成所述籽晶層的同時原位摻雜磷于所述籽晶層；在所述籽晶層上形成嵌入式鍺硅層，以完全填充所述凹槽。
[0006]進一步，所述凹槽為Σ狀凹槽。
[0007]進一步，采用先干法蝕刻再濕法蝕刻的工藝形成所述Σ狀凹槽。
[0008]進一步，所述籽晶層為具有低鍺含量的鍺硅層。
[0009]進一步，采用選擇性外延生長工藝形成所述籽晶層和所述嵌入式鍺硅層。
[0010]進一步，所述外延生長籽晶層所使用的源氣體為SiH2Cl2和GeH4。
[0011]進一步，所述原位摻雜磷所使用的源氣體為PH3，所述原位摻雜磷的濃度為1.0X e19-l.0 X e20cm 3。
[0012]進一步，形成所述嵌入式鍺硅層后，還包括在所述嵌入式鍺硅層上形成帽層的步驟。
[0013]進一步，采用原位外延生長工藝形成所述帽層，所述帽層的構成材料為S1、SiB或者 SiCB。
[0014]進一步，所述柵極結構包括自下而上依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層，所述柵極結構的兩側形成有緊靠所述柵極結構的偏移間隙壁結構。
[0015]根據本發明，可以有效抵消摻雜于所述嵌入式鍺硅層的硼向所述籽晶層與所述半導體襯底之間的界面擴散而產生的堆積效應對器件性能的影響。
【附圖說明】
[0016]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0017]附圖中:
[0018]圖1A-圖1D為根據本發明示例性實施例的方法依次實施的步驟所分別獲得的器件的示意性剖面圖；
[0019]圖2為根據本發明示例性實施例的方法依次實施的步驟的流程圖。
【具體實施方式】
[0020]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0021]為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的提升PMOS性能的方法。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0022]應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0023][示例性實施例]
[0024]下面，參照圖1A-圖1D和圖2來描述根據本發明示例性實施例的方法提升PMOS性能的主要步驟。
[0025]參照圖1A-圖1D，其中示出了根據本發明示例性實施例的方法依次實施的步驟所分別獲得的器件的示意性剖面圖。
[0026]首先，如圖1A所示，提供半導體襯底100，半導體襯底100的構成材料可以采用未摻雜的單晶硅、摻雜有雜質的單晶硅、絕緣體上硅(SOI )、絕緣體上層疊硅(SSOI)、絕緣體上層疊鍺化硅(S-SiGeOI)、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等。作為示例，在本實施例中，半導體襯底100的構成材料選用單晶硅。在半導體襯底100中形成有隔離結構以及各種阱(well)結構，為了簡化，圖示中予以省略。作為示例，隔離結構為淺溝槽隔離(STI)結構或者局部氧化硅(LOCOS)隔離結構。對于PMOS而言，所述阱結構為N阱，并且在形成柵極結構之前，可以對整個N阱進行一次小劑量硼注入，用于調整PMOS的閾值電壓vth。
[0027]在半導體襯底100上形成有柵極結構101，作為示例，柵極結構101包括自下而上依次層疊的柵極介電層101a、柵極材料層1lb和柵極硬掩蔽層101c。柵極介電層1la包括氧化物層，例如二氧化硅(S12)層。柵極材料層1lb包括多晶硅層、金屬層、導電性金屬氮化物層、導電性金屬氧化物層和金屬硅化物層中的一種或多種，其中，金屬層的構成材料可以是鎢(W)、鎳(Ni)或鈦(Ti);導電性金屬氮化物層包括氮化鈦(TiN)層；導電性金屬氧化物層包括氧化銥(IrO2)層；金屬硅化物層包括硅化鈦(TiSi)層。柵極硬掩蔽層1lc包括氧化物層、氮化物層、氮氧化物層和無定形碳中的一種或多種，其中，氧化物層的構成材料包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未摻雜硅玻璃(USG)、旋涂玻璃(SOG)、高密度等離子體(HDP)或旋涂電介質(SOD);氮化物層包括氮化硅(Si3N4)層；氮氧化物層包括氮氧化娃(S1N)層。柵極介電層101a、柵極材料層1lb以及柵極硬掩蔽層1lc的形成方法可以采用本領域技術人員所熟習的任何現有技術，優選化學氣相沉積法(CVD)，如低溫化學氣相沉積(LTCVD)、低壓化學氣相沉積(LPCVD)、快熱化學氣相沉積(RTCVD)、等離子體增強化學氣相沉積(PECVD)。
[0028]此外，作為示例，在半導體襯底100上還形成有位于柵極結構101兩側且緊靠柵極結構101的偏移間隙壁結構102。其中，偏移間隙壁結構102可以包括至少一氧化物層和/或氮化物層。
[0029]接著，如圖1B所示，通過偏移間隙壁結構102所構成的工藝窗口，在半導體襯底100中形成Σ狀凹槽103。通常采用先干法蝕刻再濕法蝕刻的工藝形成Σ狀凹槽103，該工藝的具體步驟如下:先采用干法蝕刻工藝縱向蝕刻偏移間隙壁結構102之間的半導體襯底100以形成溝槽，在本實施例中，采用CF4和HBr作為主蝕刻氣體，溫度40_60°C，功率200-400W，偏壓50-200V，蝕刻時間根據蝕刻深度而定；再采用各向同性的干法蝕刻工藝繼續蝕刻所述溝槽，在所述溝槽的下方形成橢圓形凹槽，即形成碗狀凹槽，在本實施例中，采用Cl2和NF3作為主蝕刻氣體