具有經優化源極側阻擋能力的高電壓橫向dmos晶體管的制作方法
【技術領域】
[0001]本發明涉及集成電路的領域。更特定來說，本發明涉及集成電路中的MOS晶體管。
【背景技術】
[0002]集成電路可含有具有掩埋漂移區的平面延伸漏極金屬氧化物半導體(MOS)晶體管，舉例來說，以提供高于所述MOS晶體管中的柵極電介質層的介電強度的操作電壓。可期望形成掩埋漂移區與漏極觸點之間的低電阻漏極部分連接、掩埋漂移區與MOS晶體管的溝道之間的經輕摻雜溝道部分鏈及掩埋漂移區與集成電路的襯底的頂部表面之間的經輕摻雜隔離鏈，所述經輕摻雜隔離鏈將MOS晶體管的源極及主體與襯底電隔離。可進一步期望最小化在形成集成電路的制作序列中的光刻及離子植入操作的數目。

【發明內容】

[0003]下文呈現簡化
【發明內容】
以便提供對本發明的一或多個方面的基本理解。本
【發明內容】
并非本發明的廣泛概述，且既不打算識別本發明的關鍵或緊要元件，也不打算記述其范圍。而是，本
【發明內容】
的主要目的為以簡化形式呈現本發明的一些概念作為稍后所呈現的更詳細說明的前言。
[0004]—種集成電路可包含平面延伸漏極MOS晶體管，所述平面延伸漏極MOS晶體管具有在所述MOS晶體管的漏極觸點與溝道之間的掩埋漂移區。掩埋漂移區與漏極觸點之間的漏極部分鏈與掩埋漂移區與溝道之間的溝道部分鏈及掩埋漂移層與集成電路的襯底的頂部表面之間的隔離鏈同時形成。所述隔離鏈將延伸漏極MOS晶體管的源極擴散區及主體區與所述襯底電隔離。所述漏極部分鏈、溝道部分鏈及隔離鏈是通過離子植入摻雜劑、后續接著進行退火操作而形成，所述退火操作使經植入摻雜劑擴散以與所述掩埋漂移區進行電連接。所述隔離鏈中的平均摻雜密度小于所述漏極部分鏈中的平均摻雜密度的三分之二。通過以下操作來形成所述隔離鏈:將經離子植入區域分段以使得在退火操作之后經植入分段的擴散摻雜劑分布在所述隔離鏈中比在漏極部分鏈中更稀釋。
【附圖說明】
[0005]圖1A到圖1D是根據一實例形成的集成電路的透視圖，其描繪連續制作階段。
[0006]圖2A及圖2B是含有根據第一實例形成的平面延伸漏極MOS晶體管的集成電路的俯視圖，其描繪連續制作階段。
[0007]圖3A及圖3B是含有根據第二實例形成的平面延伸漏極MOS晶體管的集成電路的俯視圖，其描繪連續制作階段。
[0008]圖4是含有根據一實例形成的平面延伸漏極MOS晶體管的集成電路的俯視圖，其是在形成鏈離子植入掩模之后描繪的。
[0009]圖5是含有根據一實例形成的平面延伸漏極MOS晶體管的集成電路的俯視圖，其是在形成鏈離子植入掩模之后描繪的。
【具體實施方式】
[0010]以下共同待決的專利申請案為相關的且特此以引用的方式并入:與本申請案同時申請的美國專利申請案14/xxx，XXX (德州儀器(Texas Instruments)檔案號T1-67676)。
[0011]參考附圖描述本發明，其中貫穿各圖使用相似參考編號來指定類似或等效元件。所述圖未按比例繪制且其僅被提供以圖解說明本發明。下文參考用于圖解說明的實例性應用來描述本發明的數個方面。應理解，陳述了眾多特定細節、關系及方法以提供對本發明的理解。然而，所屬領域的技術人員將容易地認識到，可在不使用所述特定細節中的一或多者或者使用其它方法的情況下實踐本發明。在其它實例中，未詳細展示眾所周知的結構或操作以避免使本發明模糊。本發明不受動作或事件的所圖解說明次序限制，這是因為一些動作可以不同次序發生及/或與其它動作或事件同時發生。此外，未必需要所有所圖解說明動作或事件來實施根據本發明的方法。
[0012]—種集成電路可包含平面延伸漏極MOS晶體管，所述平面延伸漏極MOS晶體管具有在集成電路的襯底中在所述MOS晶體管的漏極觸點與溝道之間的掩埋漂移區。通過離子植入及退火而使所述掩埋漂移區與所述漏極觸點之間的漏極部分鏈和所述掩埋漂移區與所述溝道之間的溝道部分鏈及所述掩埋漂移區與所述襯底的頂部表面之間的隔離鏈同時形成，所述退火使每一鏈中的經植入摻雜劑擴散以與所述掩埋漂移區進行電連接。所述隔離鏈經配置以將所述MOS晶體管的源極擴散區及主體區與襯底電隔離。將隔離鏈中的離子植入區域分段以使得在退火過程期間摻雜劑橫向稀釋以與未分段植入區域相比減小平均摻雜密度。在退火操作之后，隔離鏈中的鄰近經植入分段的摻雜劑分布重疊。隔離鏈中的平均摻雜密度小于漏極部分鏈中的平均摻雜密度的三分之二。可調整對隔離鏈的經離子植入區域的分段以提供MOS晶體管的所要擊穿電壓及串聯電阻。
[0013]在第一實例中，所述隔離鏈圍繞所述源極擴散區及主體區橫向延伸且連接到所述溝道部分鏈以便將源極擴散區及主體區電隔離。在第二實例中，所述溝道部分鏈被配置成環繞所述漏極部分鏈的閉環，且所述隔離鏈被配置成環繞所述溝道部分鏈的閉環，以使得所述源極擴散區及主體區位于所述溝道部分鏈及所述隔離鏈之間。
[0014]出于本說明的目的，術語“實質上相等”在應用于集成電路的特征時應理解為意指在用于形成集成電路的制作公差相等。
[0015]圖1A到圖1D是根據一實例形成的集成電路的透視圖，其描繪連續制作階段。參考圖1Α，在P型襯底1002中及上形成集成電路1000，ρ型襯底1002可為單晶硅晶片、絕緣體上硅(SOI)晶片、具有不同晶體定向的區的混合定向技術(HOT)晶片或適于制作集成電路1000的其它材料。在襯底1002中形成平面延伸漏極η溝道MOS晶體管的η型掩埋漂移區1004。可通過以下操作來形成掩埋漂移區1004:將η型摻雜劑(舉例來說，磷)離子植入到襯底1002的現有頂部表面中，后續接著在經植入η型摻雜劑上方生長P型外延半導體材料。在本實例的一個版本中，掩埋漂移區1004的頂部表面在襯底1002中的深度可介于2微米與4微米之間。襯底1002的在掩埋漂移區1004上面的區可在集成電路1000的操作期間提供RESURF區。
[0016]在襯底1002的現有頂部表面上方形成鏈離子植入掩模1006。鏈離子植入掩模1006可包含光致抗蝕劑及/或電介質層(例如二氧化硅)。鏈離子植入掩模1006具有在掩埋漂移區1004的漏極部分1010上方的漏極開口區域1008。鏈離子植入掩模1006具有在掩埋漂移區1004的溝道部分1014上方的多個經分段溝道開口區域1012。鏈離子植入掩模1006進一步具有在掩埋漂移區1004的隔離部分1018上方的多個經分段隔離開口區域1016。隔離部分1018延伸超過MOS晶體管的隨后形成的源極擴散區。在本實例的一個版本中，每一經分段隔離開口區域1016可具有介于1.5微米與3.0微米之間的橫向尺寸且以介于4微米與7微米之間的距離間隔開。在本實例的一個版本中，經分段隔離開口區域1016及經分段溝道開口區域1012可具有實質上相等的橫向尺寸及間隔。在另一版本中，經分段隔離開口區域1016及經分段溝道開口區域1012可具有不同的橫向尺寸及間隔，如圖1A中所描繪。在本實例的一個版本中，經分段隔離開口區域1016及經分段溝道開口區域1012可具有如圖1A中所描繪的線性配置。在另一版本中，經分段隔離開口區域1016及經分段溝道開口區域1012可具有彎曲配置。
[0017]參考圖1B，對集成電路1000執行鏈離子植入操作，所述鏈離子植入操作同時穿過鏈離子植入掩模1006的漏極開口區域1008、經分段溝道開口區域1012及經分段隔離開口區域1016將η型摻雜劑(例如磷及可能地砷)離子植入到襯底1002中。在本實例的一個版本中，鏈離子植入操作可具有介于8X 112CnT2與1.5Χ 10 13cm_2之間的劑量。鏈離子植入操作同時形成在漏極開口區域1008下方的漏極鏈植入區1020、在經分段溝道開口區域1012下方的溝道鏈植入區1022及在經分段隔離開口區域1016下方的隔離鏈植入區1024。在本實例的一個版本中，隔離鏈植入區1024不彼此觸及或重疊。可將所述鏈離子植入操作作為兩個或兩個以上子植入以不同能量來執行，舉例來說，以提供經植入摻雜劑的較均勻垂直分布。
[0018]參考圖1C，對集成電路1000執行退火操作，所述退火操作使圖1B的漏極鏈植入區1020中的摻雜劑擴散以形成漏極擴散鏈1026，漏極擴散鏈1026在漏極部分1010處延伸到掩埋漂移區1004并與其進行電連接。所述退火操作還使圖1B的溝道鏈植入區1022中的摻雜劑擴散以形成溝道擴散鏈1028，溝道擴散鏈1028在溝道部分1014處延伸到掩埋漂移區1004并與其進行電連接。此外，所述退火操作使圖1B的隔離鏈植入區1024中的摻雜劑擴散以形成隔離擴散鏈1030，隔離擴散鏈1030在隔離部分1018處延伸到掩埋漂移區1004并與其進行電連接。在本實例的一個版本中，來自鄰近隔離鏈植入區1024的擴散區重疊以形成