基于soi阻擋雜質帶探測器的制備方法
【技術領域】
[0001]本發明涉及紅外及太赫茲探測器件的制備工藝技術，特別涉及一種基于SOI阻擋雜質帶探測器的制備方法。
【背景技術】
[0002]阻擋雜質帶探測器是一種高靈敏的遠紅外及太赫茲波探測器，工作在1K以下的低溫環境中，在民用、軍用及航天領域有著廣泛的應用前景。阻擋雜質帶探測器的制備工藝主要有以下兩種。其中一種是在高導硅襯底上外延生長硅重摻雜吸收層，在吸收層上再同爐外延生長高阻硅阻擋層，這種制備方法的優點是結構和工藝比較簡單，便于增加吸收層厚度，缺點是外延生長的高阻硅阻擋層無法避免地會引入雜質，降低了電阻率，無法有效抑制暗電流；另一種方法是在高阻硅襯底上通過離子注入的方式來制備吸收層和高導層，這種方法的優點是利用高阻硅襯底作為阻擋層，能夠提高阻擋層的電阻率，有效抑制暗電流，缺點是離子注入形成的吸收層厚度受限，一般在2微米以下，這樣就限制了器件的量子效率和響應率。
[0003]因此如何提高阻擋雜質帶探測器的量子效率和響應率成為目前亟待解決的問題之一。

【發明內容】

[0004]本發明的技術方案解決的技術問題是提高了阻擋雜質帶探測器的量子效率和響應率。
[0005]為了實現上述發明目的，本發明提供了一種基于SOI阻擋雜質帶探測器的制備方法，包括:
[0006]在SOI材料的頂娃層上采用原位摻雜工藝外延生長吸收層；
[0007]在所述吸收層上重摻雜生長導電層；在所述導電層上鍵合高阻硅晶圓；
[0008]通過深硅刻蝕工藝去除所述SOI材料的底硅層；通過濕法腐蝕工藝去除SOI材料的埋氧層；通過離子注入工藝及快速熱退火工藝在所述SOI材料的頂硅層上形成電極過渡區；再通過深硅刻蝕工藝形成微臺面，并沉積氮化硅鈍化層；
[0009]在所述氮化硅鈍化層上腐蝕開孔，并通過電子束蒸發工藝形成正電極和負電極；再通過退火工藝形成電極歐姆接觸；通過電子束蒸發工藝加厚所述正電極和所述負電極。
[0010]可選的，所述埋氧層的厚度為1.5?3 μ m，所述頂娃層的電阻率為5000?10000 Ω.cm，所述頂娃層的厚度為3?12 μ m。
[0011]可選的，所述采用原位摻雜工藝外延生長吸收層時摻雜離子為磷離子，所述磷離子的摻雜濃度為4 X 117?6 X 10 17cnT3，所述吸收層的厚度為25?30 μπι。
[0012]可選的，所述在所述吸收層上重摻雜生長導電層時摻雜離子為磷離子，所述磷離子的摻雜濃度為IX 119?3X10 19cnT3，所述導電層的厚度為20?30 ym。
[0013]可選的，所述濕法腐蝕工藝中腐蝕溶液體積配比為:49%的氫氟酸:水=1:1，所述濕法腐蝕工藝的腐蝕時間為5?6分鐘。
[0014]可選的，所述離子注入工藝中注入能量為40keV，注入劑量為2X 114?5 X 114Cm 2O
[0015]可選的，所述快速熱退火工藝在氮氣保護氣氛中完成，退火溫度為950?1000°C，退火時間為10?15秒。
[0016]可選的，所述通過深娃刻蝕工藝形成微臺面時刻蝕深度為35?55 μπι。
[0017]可選的，所述通過電子束蒸發工藝形成正電極和負電極包括依次蒸鍍鈦、鋁、鎳和金，蒸鍍鈦的厚度為20nm，蒸鍍鋁的厚度為150nm，蒸鍍鎳的厚度為30nm、蒸鍍金的厚度為10nm0
[0018]可選的，所述通過電子束蒸發工藝加厚所述正電極和所述負電極包括依次蒸鍍鎳和金，蒸鍍鎳的加厚厚度為20nm，蒸鍍金的加厚厚度為300nm。
[0019]本發明采取以上技術方案，與現有技術相比，具有以下優點:
[0020]精確控制阻擋層厚度，并提高阻擋層電阻率，從而，最大限度地抑制暗電流，避免了外延生長的阻擋層電阻率低、無法有效抑制暗電流的問題；同時，通過原位摻雜工藝外延生長硅摻磷吸收層，易于控制吸收層摻雜濃度，增加吸收層厚度，解決了離子注入制備吸收層厚度受限的問題，提高探測器的量子效率和響應率。
【附圖說明】
[0021]圖1為本發明提供的基于SOI阻擋雜質帶探測器制備過程中鍵合高阻硅晶圓后器件的剖面結構示意圖；
[0022]圖2為本發明提供的基于SOI阻擋雜質帶探測器制備完成后器件的剖面結構示意圖；
[0023]圖1和圖2中:
[0024]I SOI材料的底娃層
[0025]2——SOI材料的埋氧層
[0026]3 SOI材料的頂娃層
[0027]4——S1:P吸收層
[0028]5——S1:P導電層
[0029]6 尚阻娃晶圓
[0030]7——電極過渡區
[0031]8——氮化硅鈍化層
[0032]9——正電極區
[0033]10——負電極區
[0034]圖3為本發明提供的基于SOI阻擋雜質帶探測器制備工藝的步驟流程圖；
[0035]圖4至圖13為本發明實施例提供的基于SOI阻擋雜質帶探測器制備工藝的過程圖。
【具體實施方式】
[0036]為使本發明的上述目的、特征和優點更易于理解，下面結合附圖對本發明的【具體實施方式】做詳細的說明。
[0037]在以下描述中闡述了具體細節以便于充分理解本發明。但是本發明能夠以多種不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣。因此本發明不受下面公開的【具體實施方式】的限制。
[0038]如圖1及圖2所示，本發明的基于SOI阻擋雜質帶探測器(以下簡稱探測器)的制備方法是在現有成熟的SOI工藝技術基礎之上，通過深硅刻蝕和濕法腐蝕工藝來獲得高電阻率阻擋層；通過采用原位摻雜工藝精確控制吸收層摻雜濃度，增加吸收層厚度。
[0039]如圖3所示，器件制備工藝流程步驟簡述如下:
[0040]首先，在SOI材料的頂硅層3上采用原位摻雜工藝外延生長S1:P(摻雜磷離子的硅材料)吸收層4，摻雜濃度4X 117?6X10 17cnT3，厚度25?30 μ m ;
[0041]然后，在吸收層4上繼續重摻雜生長S1:P導電層5，摻雜濃度I X 119?3X 1019cnT3，厚度20?30 μπι;在導電層5上鍵合高阻硅晶圓6 ；
[0042]然后，通過深硅刻蝕工藝去除SOI材料的底硅層I ;通過濕法腐蝕工藝去除埋氧層2 ;通過離子注入及快速熱退火工藝在頂硅層3上形成電極過渡區7 ;再通過深硅刻蝕工藝形成微臺面，并沉積氮化硅鈍化層8 ;
[0043]然后，在氮化硅鈍化層8上腐蝕開孔，并通過電子束蒸發工藝形成正電極9和負電極10 ;通過退火工藝形成電極歐姆接觸；
[0044]最后，再通過電子束蒸發工藝，加厚正電極9和負電極10，以便于電極引線和器件測試。除了正、負電極區外，器件表面，包括微臺面的側面，覆蓋有氮化硅鈍化層。
[0045]本發明的技術方案適用于制備低暗電流、高量子效率的阻擋雜質帶探測器。本發明的技術方案精確控制阻擋層厚度，并提高阻擋層電阻率，從而，最大限度地抑制暗電流，避免了外延生長的阻擋層電阻率低、無法有效抑制暗電流的問題；同時，通過原位摻雜工藝外延生長S1:P吸收層，易于控制吸收層摻雜濃度，增加吸收層厚度，解決了離子注入制備吸收層厚度受限的問題，提高探測器的量子效率和響應率。
[0046]下面結合圖1至圖13，舉例說明本發明的技術方案:
[0047]如圖1及圖2所示，本實施例探測器所用的襯底材料為埋氧層2厚度2 μ m、頂硅層3厚度5 μ m、頂硅層3電阻率10000 Ω ^cm的SOI材料；在SOI材料的頂硅層3上采用原位摻雜工藝外延生長S1: P吸收層4，摻雜濃度5X 1017cm_3，厚度30 μ m ;在吸收層4上繼續重摻雜生長S1:P導電層5，摻雜濃度2X 1019cm_3，厚度20 μ m ;在導電層5上鍵合高阻硅晶圓6 ;然后，通過深硅刻蝕工藝去除SOI材料的底硅層I ;通過濕法腐蝕工藝去除埋氧層2 ;通過離子注入及快速熱退火工藝在頂硅層3上形成電極過渡區7 ;再通過深硅刻蝕工藝形成微臺面，并沉積氮化硅鈍化層8 ;然后，在氮化硅鈍化層8上腐蝕開孔，并通過電子束蒸發工藝形成正電極9和負電極10 ;通過退火工藝形成電極歐姆接觸；最后再通過電子束蒸發工藝，加厚正電極9和負電極10，以便于電極引線及器件測試。除了正、負電極區外，器件表面，包括微臺面的側面，覆蓋有氮化硅鈍化層。
[0048]本實施例探測器芯片制備的具體工藝流程為(如圖3所示):
[0049]SI，清洗SOI材料:依次采用四氯化碳、丙酮、異丙醇、去離子水清洗SOI材料，氮氣吹干；
[0050]S2，外延生長吸收層:在SOI材料的頂硅層3上，采用原位摻雜工藝外延生長S1:P吸收層4，摻雜離子P (磷離子)，磷離子摻雜濃度5 X 1017cm_3，厚度30 μ m(見圖4)；
[0051]S3，外延生長導電層:在吸收層4上繼續采用原位摻雜工藝外延生長S1:P導電層5，摻雜離子P，摻雜濃度2X1019cm_3，厚度20μπι(見圖5)；
[0052]S4，鍵合高