高電子遷移率晶體管的制作方法
【專利摘要】本發明公開一種高電子遷移率晶體管，包含：一基板；一外延疊層位于基板上，包含第一區域及環繞第一區域的第二區域；一陣列電極結構位于第一區域；以及多個第一電橋電連接至多個第二電極。陣列電極結構包含：多個第一電極位于外延疊層上，及多個第二電極位于外延疊層上并相鄰于多個第一電極。多個第一電橋其中之一位于兩個第二電極之間并橫跨多個第一電極其中之一。
【專利說明】高電子遷移率晶體管

【技術領域】
[0001] 本發明涉及一種高電子遷移率晶體管（HEMT)，特別是涉及一種具有空橋陣列 (Air-bridgematrix,ABM)電極結構的高電子遷移率晶體管。

【背景技術】
[0002] 氮化鋁鎵/氮化鎵高電子遷移率晶體管為一具有發展潛力的下一代高功率元 件。由于它們優越的材料特性，可以在高溫高壓下維持穩固的元件特性，因而在蕭基二極管 (Schottkybarrierdiodes,SBDs)與場效晶體管（Fieldeffecttransistors,FETs)方面 特別受到矚目。
[0003] 在硅基板（111)上形成氮化鎵材料的技術，由于其低成本以及優越的大尺寸晶片 可擴充性的特性，已經逐漸為電子元件所采用。然而，由于在高電壓操作下的電流壅塞效 應，應用在硅基板上的氮化鎵高電子遷移率晶體管仍有明顯的熱效應。


【發明內容】

[0004] 為解決上述問題，本發明提供一種1?電子遷移率晶體管，包含：一基板；一外延置 層位于基板上，包含一第一區域及環繞第一區域的一第二區域；一陣列電極結構位于第一 區域；以及多個第一電橋電連接至多個第二電極。陣列電極結構包含：多個第一電極位于 外延疊層上及多個第二電極位于外延疊層上并相鄰于多個第一電極。多個第一電橋其中之 一位于兩個第二電極之間并橫跨多個第一電極其中之一。

【專利附圖】

【附圖說明】
[0005] 圖1為本發明第一實施例的高電子遷移率晶體管的示意圖；
[0006] 圖2A為本發明第一實施例的1?電子遷移率晶體管俯視圖；
[0007] 圖2B?圖2C為本發明第一實施例的圖2A的部分放大圖；
[0008] 圖3為本發明第二實施例的高電子遷移率晶體管的示意圖；
[0009] 圖4A?圖4D為本發明實驗的樣本A?C的照片；
[0010] 圖5A為本發明實驗的樣本A?C的Ids -Ves及gm-Ves特性圖；
[0011] 圖5B為本發明實驗的樣本A?C的Ids -Vds特性圖。
[0012] 圖5C為本發明實驗的樣本A?C的擊穿電壓（off-statebreakdown)特性圖；
[0013] 圖6A?圖6C為本發明實驗的樣本A?C的熱影像圖。
[0014] 符號說明
[0015] 100高電子遷移率晶體管
[0016] 10, 20小型場效晶體管
[0017] 101，201 基板
[0018] 102外延疊層
[0019] 102s外延疊層平面
[0020] 103陣列電極結構
[0021] 1021第一半導體層
[0022] 1022第二半導體層
[0023] 1023第三半導體層
[0024] 1024 通道層
[0025] 1025 供應層
[0026] 1026 頂蓋層
[0027] 102A 第一區域
[0028] 102B 第二區域
[0029] 10311，10311d，10311e，10311f，20311 第一電極
[0030] 10321，10321e，20321 第二電極
[0031] 10331，10331e, 20331，20331 第三電極
[0032] IO3I3第一電極墊
[0033] 1〇323第二電極墊
[0034] 10333第三電極墊
[0035] 1031IS幾何圖形
[0036] 1041，1041a第一電橋
[0037] 1042, 104? 第二電橋
[0038] 10312a第一指狀電極
[0039] 10322a第二指狀電極
[0040] 10332a第三指狀電極
[0041] 1032110 第一邊緣
[0042] 1033110 第二邊緣
[0043] 204導電層
[0044] 205絕緣體層
[0045] 2011凹陷區域

【具體實施方式】
[0046] 本發明的實施例如說明與附圖所示，相同或類似的部分以相同編號標示于附圖或 說明書之中。
[0047] 圖1顯示本發明第一實施例的高電子遷移率晶體管。高電子遷移率晶體管100包 含多個小型場效晶體管（fieldeffecttransistor) 10,其中多個小型場效晶體管10并聯連 接。高電子遷移率晶體管100包含：一基板101;-外延疊層102形成于基板101上；以及 一陣列電極結構103形成于外延疊層102上。外延疊層102包含于基板101上依序成長的 一第一半導體層1021、一第二半導體層1022、一第三半導體層1023、一通道層1024、一供應 層1025,以及一頂蓋層1026。
[0048] 基板101的材料可以選擇適合作為氮化物半導體生長的材料，例如硅（Si)、碳化 娃（SiC)、氮化鎵（GaN)或藍寶石（sapphire)。第一半導體層1021厚度在150?200nm之 間，可為一成核層（nucleationlayer)，并包含三五族（III-V)材料，例如氮化錯（AlN)。當 使用硅基板時，成核層形成在硅基板的（ill)平面，并沿（OOOl)方向成長以減少硅基板與 外延疊層晶格常數（latticeconstant)的差異，有助于提升外延疊層的品質。第二層半導 體層1022厚度在700?800nm之間，可為由三五族材料組成的一梯度層（gradinglayer) 或一超晶格結構（superlatticestructure),例如一氮化錯鎵（AlGaN)梯度層，或一氮化 鋁鎵/氮化鋁超晶格結構。第三半導體層1023厚度在1?4μm之間，可為以三五族材料 組成的一緩沖層（bufferlayer),例如氮化鎵（GaN)材料。
[0049] 通道層1024厚度范圍在50?300nm，形成于第三半導體層1023上，并具有一第 一帶隙。供應層1025厚度范圍在20?50nm，形成在通道層1024上，并具有一第二帶隙， 第二帶隙較通道層1024的第一帶隙高，表示供應層1025的晶格常數比通道層1024小。 在本實施例中，通道層1024包含氮化銦鎵（InxGa(1_x)N)，0fx〈l，供應層1025包含氮化 鋁銦鎵（AlyInzGa(1_z)N)，0〈y〈l，0蘭z〈l。通道層1024以及供應層1025自身形成自發性 極化（spontaneouspolarization),且因其不同晶格常數形成壓電極化（piezoelectric polarization)，進而在通道層1024及供應層1025間的異質接面產生二維電氣（two dimensionelectrongas, 2DEG)。特別需注意的是，通道層1024及供應層1025可為本質 半導體。在其他實施例中，為了增強自發性極化與壓電極化效果，并提升二維電氣的濃度， 通道層1024以及供應層1025可以是具有摻雜的半導體層，而摻雜的物質可為硅烷（SiH4)。 頂蓋層1026其厚度范圍在0. 1?3nm之間，形成在供應層1025上，由三五族材料組成，例 如氮化鎵（GaN)，以維持表面狀態穩定，并避免供應層1025在制作工藝中受到表面損傷。
[0050] 圖2A顯不本發明第一實施例1?電子遷移率晶體管的俯視圖，外延置層102具有 一第一區域102A，以及一第二區域102B環繞第一區域102A。陣列電極結構103位于頂 蓋層1026上以及第一區域102A內，包含：多個第一電極10311 ;多個第二電極10321相鄰 于多個第一電極10311;多個第三電極10331相鄰于多個第一電極10311及多個第二電極 10321。在本實施例中，多個第一電極10311可為柵極（gateelectrode),并與外延疊層 102呈蕭基接觸（schottkycontact);多個第二電極 10321 可為源極（sourceelectrode)， 并與外延疊層102呈歐姆接觸（ohmiccontact);多個第三電極10331可為漏極（drain electrode),并與外延疊層102呈歐姆接觸。第一電極墊（pad) 10313,可為柵極接合墊 (gatebondingpad),以電連接至多個第一電極10311;第二電極墊10323,可為源極接合墊 (sourcebondingpad),以電連接至多個第二電極10321 ;以及第三電極墊10333,可為漏極 接合墊（drainbondingpad),以電連接至多個第三電極10331，其中第一電極墊10313、第 二電極墊10323以及第三電極墊10333都位于第二區域102B內。第二電極10321其中之 一與第三電極10331其中之一可為鈦（Ti)/鋁（Al)/鈦（Ti)/金（Au)、鈦（Ti)/鋁（Al)/ 鎳（Ni)/金（Au)或其他金屬材料堆疊組成，其中第二電極10321與第三電極10331，可同時 為鈦（Ti)/鋁（Al)/鈦（Ti)/金（Au)、鈦（Ti)/鋁（Al)/鎳（Ni)/金（Au)或其他金屬材料 堆疊組成。第一電極10311其中之一可為鎳（Ni)/金（Au)或其他金屬材料堆疊組成。第 一電極墊10313、第二電極墊10323以及第三電極墊10333可為金屬材料，例如金（Au)或鋁 (Al)組成。如圖2A所示，數個第一電極10311形成一幾何圖形10311S，可為矩形。幾何圖 形10311S環繞其中一第二電極10321或第三電極10331。需注意到，多個第一電極10311， 以及多個第二電極10321或多個第三電極10331位于不同的欄或列上。
[0051] 圖2B與圖2C顯示本發明第一實施例圖2A的部分放大圖。多個第一電橋1041電 連接到多個第二電極10321，多個第二電橋1042電連接到多個第三電極10331，其中第一電 橋1041與第二電橋1042可為金屬材料如金（Au)所組成。如圖1所示，第一電橋1041a位 于兩個第二電極10321之間，并橫跨第一電極1031ld，第二電橋1042a位于兩個第三電極 10331之間，并橫跨第一電極10311e。在本實施例中，位于第一電橋1041、第二電橋1042以 及外延疊層102的外延疊層平面102s之間的介質可為空氣，以完成熱消散效果，因此陣列 電極結構103可稱為空橋陣列（air-bridgematrix)電極結構。然而，將空氣作為介質在 此并非限制。在其他實施例中，一絕緣層可以位于外延疊層的表面，而第一及第二電橋位于 絕緣層上，其中絕緣層可為一熱消散材質，如二氧化硅（SiO2)(圖中未顯示）。
[0052] 由圖2B以及圖2C所示，陣列電極結構103還包含多個第一指狀電極10312、多個 第二指狀電極10322以及多個第三指狀電極10332,其中多個第一指狀電極10312的材料 可與第一電極10311相同，多個第二指狀電極10322的材料可與第二電極10321相同，多個 第三指狀電極10332的材料可與第三電極10331相同。多的第一指狀電極10312自第一 電極10311f向外延伸，并且第一指狀電極10312a電連接第一電極10311f以及第一電極 墊10313(如圖2B所示）。多個第二指狀電極10322自第二電極10321e向外延伸，并且第 二指狀電極10322a電連接第二電極10321e以及第二電極墊10323 (如圖2C所示）。多個 第三指狀電極10332自第三電極10331e向外延伸，并且第三指狀電極10332a電連接第三 電極10331e以及第三電極墊10333。其中，第一指狀電極10312a的長度較第二指狀電極 10322b以及第三指狀電極10332b長；第一指狀電極10312a環繞第二指狀電極10322b以及 第三指狀電極10332a;第一指狀電極10312a位于第二指狀電極10322b以及第三指狀電極 10332b之間，其中第一指狀電極10312a較接近第三指狀電極10332b，而較遠離第二指狀電 極10322b。再者，第二指狀電極10322自第一邊緣1032110垂直延伸，第三指狀電極10332 自第二邊緣1033110垂直延伸。在本發明實施例中，陣列電極結構與電橋用于增加電導和 熱導區域，進而降低漏源導通電阻RDS_m，增加電流密度，以及更佳的電流散布。
[0053] 雖然高電子遷移率晶體管的第一實施例已如上所示，但是本發明并不僅限于第一 實施例。
[0054] 圖3所示為本發明第二實施例的一小型場效晶體管（field effect transistor)。 在第二實施例中，小型場效晶體管20結構類似第一實施例，除了小型場效晶體管20還包含 一凹陷區域2011位于第一區域102A下。凹陷區域2011位于第二電極20321以及第三電 極20331之間，以避免漏電流通路的產生，并位于基板201內。一導電層204形成在凹陷區 域2011內。一絕緣層205位于基板201與導電層204之間，并位于外延疊層102以及導電 層204之間，且絕緣層205可直接接觸外延疊層102。小型場效晶體管20包含導電層204 以及絕緣層205,可具有改善裝置機械強度、增加散熱以及提高擊穿電壓的效果。在本實施 例中，第一電極20311與第三電極20331的距離為D1，凹陷區域2011寬度為W1，其中Wl大 于D1，以避免漏電流通路以及提高擊穿電壓。在其他實施例中，Wl可小于或等于D1。導電 層204包含一金屬材料，例如銅（Cu)，其中導電層204的厚度大于0. 1μm。絕緣層205包 含二氧化硅（SiO2)，其中絕緣層205的厚度大于50nm。在其他實施例中，基板可以完全被移 除，導電層可位于外延疊層下，絕緣層可位于外延疊層與導電層間，并直接接觸外延疊層。
[0055] 由表1顯示本發明實驗的樣本A?C在不同電極結構與基板結構下的實驗結果， 其中柵電極寬度Wg是柵電極上的指狀電極總長度。由圖4A?圖4D所示，樣本A包含一 傳統多指狀（multi-finger;MF)電極結構，柵電極寬度Wg為40mm。樣本B包含一空橋陣列 (air-bridgematrix)電極結構，柵電極寬度為22. 8mm。樣本C包含一空橋陣列電極結構， 柵電極寬度為22. 8mm，且樣本C的基板被移除（如圖4D所示），并且有一層300nm二氧化 硅以及一層20μπι銅位于外延疊層下方（如圖4C所示）。上述樣本A?C的主動區域面積 為L5625mm2 (I. 25mmxL25mm) 〇
[0056] 如圖5A中本發明實驗的Ids -Ves以及gm-Ves特性圖所示，當操作在漏源電壓Vds 為5V、柵源電壓Ves為-3V到IV時，樣本C達到最高的漏源電流Ids為4. 81A。由于多指狀 電極結構的緣故，樣本A的電流為一維方向；由于空橋陣列電極結構的緣故，樣本B的電流 為二維方向。樣本B相對于樣本A于電流密度的實質改善在于電流從一維方向轉變成二維 方向。另外，由于基板被移除的緣故，相較于樣本B的漏源電流Ids為4. 7A，樣本C的漏源 電流Ids可提升到4. 81A。所有樣本A?C的臨界電壓（thresholdvoltage)都為-2. 3V。
[0057] 如圖5B所示為本發明實驗的Ids-Vds特性圖，其中柵源電壓Ves為IV到-3V，漏源 導通電阻RDS_m可在柵源電壓為OV時被測定。樣本B的漏源導通電阻Rdsm較低，可歸因于 樣本B電流密度的改善以及電流壅塞的減少。樣本A的電流是一維方向，在高電場操作下， 電流壅塞發生在漏電極。然而，樣本B的電流是二維方向，電流可被分散并減少電流壅塞。 樣本C的漏源導通電阻較樣本B來的低，由于基板被移除，增加熱消散效果。
[0058] 如圖5C所示為本發明實驗的擊穿電壓（off-statebreakdown)特性圖，其中操作 電壓Vcs 為 _8V，VDS 為OV到 800V。擊穿電壓VBR(off_statebreakdownvoltage)定義為源 漏極間的漏電流為ImA時的電壓，樣本C呈現的最高擊穿電壓Vbk為659V。
[0059] 如圖6A?圖6C所示為本發明樣本A?C的熱影像圖，其中漏源電壓Vds為5V， 漏電流Id限定在1A，持續時間為1分鐘。樣本A于ΙΟΟμπι硅基板下的漏電極溫度為攝氏 187. 5度。樣本B于ΙΟΟμπι娃基板下的漏電極溫度降為攝氏120. 2度，這是由于空橋陣列 電極結構的散熱較傳統多指狀電極結構為佳的因素。使用空橋陣列電極結構并移除硅基板 時，溫度可降至攝氏85. 9度。由此證明空橋陣列電極結構搭配移除硅基板，可大幅消除在 漏源電壓為高電壓時的自熱效應（self-heatingeffect)。
[0060] 需注意的是，上述實施例并不拘束本發明的范圍，任何未超出本發明的精神所做 的調整，都可能或理應被涵蓋在本發明內。
[0061]表1
[0062]

【權利要求】
1. 一種商電子遷移率晶體管，包含： 基板； 外延疊層，位于該基板上，包含第一區域及環繞該第一區域的第二區域； 陣列電極結構，位于該第一區域，包含：多個第一電極，位于該外延疊層上；以及多個 第二電極，位于該外延疊層上，并相鄰于該多個第一電極；以及 多個第一電橋電連接到該多個第二電極，該多個第一電橋其中之一位于兩個該多個第 二電極之間，并橫跨該多個第一電極其中之一。
2. 如權利要求1所述的高電子遷移率晶體管，其中該陣列電極結構還包含多個第一指 狀電極延伸自該多個第一電極其中之一；以及/或多個第二指狀電極延伸自該多個第二電 極其中之一。
3. 如權利要求2所述的高電子遷移率晶體管，其中該多個第一指狀電極其中之一環繞 該多個第二指狀電極其中之一；以及/或該多個第一指狀電極其中之一的長度大于該多個 第二指狀電極其中之一的長度。
4. 如權利要求1所述的高電子遷移率晶體管，其中該陣列電極結構還包含多個第三電 極相鄰于該多個第一電極及該多個第二電極。
5. 如權利要求4所述的高電子遷移率晶體管，還包含多個第二電橋電連接到該多個第 三電極；以及/或其中該多個第一電極為柵極，該多個第二電極為源極，該多個第三電極為 漏極。
6. 如權利要求5所述的高電子遷移率晶體管，其中該多個第二電橋其中之一位于兩個 該多個第三電極之間并橫跨該多個第一電極其中之一。
7. 如權利要求4所述的高電子遷移率晶體管，其中該陣列電極結構還包含多個第一指 狀電極延伸自該多個第一電極其中之一，以及/或多個第三指狀電極延伸自該多個第三電 極其中之一。
8. 如權利要求7所述的高電子遷移率晶體管，還包含第三電極墊，位于該第二區域，其 中該多個第三指狀電極其中之一電連接該多個第三電極與該第三電極墊其中之一；以及/ 或該多個第一指狀電極其中之一環繞該多個第三指狀電極其中之一。
9. 如權利要求4所述的高電子遷移率晶體管，其中多于兩個的該多個第一電極組成一 幾何圖形環繞該第二電極與該第三電極其中之一；以及/或該多個第一電極及該多個第二 電極或該多個第三電極位于不同的欄或列上。
10. 如權利要求1所述的高電子遷移率晶體管，其中該基板包含： 凹陷區域，位于該第一區域下； 導電層，位于該凹陷區域；以及 絕緣層，位于該導電層與該基板之間。
【文檔編號】H01L29/41GK104425585SQ201410414271
【公開日】2015年3月18日 申請日期:2014年8月21日 優先權日:2013年8月21日
【發明者】邱顯欽, 童建凱, 林恒光, 楊治琟, 王祥駿 申請人:廣鎵光電股份有限公司