多芯片疊合封裝結構的制作方法
【專利摘要】本實用新型公開了一種多芯片疊合封裝結構，所述封裝結構包括包括芯片承載體和多層芯片，每一層芯片至少包括一塊芯片；除最上層以外的其他層中的一層或多層芯片上設有導電孔，上下相鄰兩層芯片的下層芯片背面覆設有圖案化導電層，上下相鄰兩層芯片之間設有導電凸塊，下層芯片的導電孔經圖案化導電層并通過導電凸塊與上層芯片實現電連接。由于采用本實用新型，通過導電孔經圖案化導電層重新布線，并經導電凸塊實現多層芯片疊合后的電連接，不僅節省了芯片空間，無需引線就可實現不同層芯片的電氣連接，提高了電氣連接的靈活性。
【專利說明】多芯片疊合封裝結構
【技術領域】
[0001]本實用新型涉及電子封裝領域，具體涉及一種多芯片疊合封裝結構。
【背景技術】
[0002]隨著電子器件集成化程度不斷加深，且電子產品趨于小型化發展，這也就意味著，一定的封裝空間內要容納更多的元器件。這不僅要求單個產品的小型化，也對電子器件的封裝技術提出了更高的要求。尤其是對于芯片的封裝來說，若將多塊芯片放置于同一水平高度進行封裝，則占用面積大，導致芯片在一些小型化產品中難以應用。
[0003]于是，人們開始采用芯片疊裝技術來解決上述問題，即將多塊芯片在空間上進行疊合放置，并通過引線與基板進行電氣連接。該現有技術雖能部分解決多芯片占用面積大的問題，但封裝在一起的多芯片之間往往需要相互連接和協同配合，而現有技術的封裝后的多芯片之間沒有電氣連接，需要通過外部電路的連接才能實現各個芯片之間的連接。故而，現有技術的多芯片疊合封裝結構還存在難以實現多層芯片之間電連接的問題。
實用新型內容
[0004]本實用新型要解決的技術問題是，提供了一種便于多層芯片之間電連接的多芯片疊合封裝結構。
[0005]本實用新型的技術解決方案是，提供一種以下結構的多芯片疊合封裝結構，包括芯片承載體和多層芯片，每一層芯片至少包括一塊芯片；除最上層以外的其他層中的一層或多層芯片上設有導電孔，上下相鄰兩層芯片的下層芯片背面覆設有圖案化導電層，上下相鄰兩層芯片之間設有導電凸塊，下層芯片的導電孔經圖案化導電層并通過導電凸塊可與上層芯片相導通。
[0006]作為優選，所述的芯片承載體為引線框架。
[0007]作為優選，所述的圖案化導電層為金屬導電層。
[0008]作為優選，所述的多層芯片至少包括第一層芯片和第二層芯片，所述第一層芯片和第二層芯片均至少包括一塊芯片。
[0009]作為優選，所述的第一層芯片包括兩塊或兩塊以上芯片，第二層芯片包括一塊芯片。
[0010]作為優選，所述的第二層芯片包括兩塊或兩塊以上芯片，第一層芯片包括一塊芯片。
[0011]作為優選，在下層芯片背面與圖案化導電層之間設有絕緣層。
[0012]采用本實用新型的結構，與現有技術相比，具有以下優點:由于多層芯片疊合封裝，并在芯片上設有導電孔，通過導電孔和導電凸塊實現多層芯片疊合后的電氣連接，不僅節省了芯片空間，同時無需引線就可實現不同層芯片的電連接，下層芯片的導電孔經圖案化導電層重新布線與上層芯片電連接，提高了電連接的靈活性，擴大了本實用新型的適用范圍。【專利附圖】

【附圖說明】
[0013]圖1為本實用新型多芯片疊合封裝結構的結構示意圖(實施例1)；
[0014]圖2為本實用新型多芯片疊合封裝結構的結構示意圖(實施例2)；
[0015]圖3為本實用新型多芯片疊合封裝結構的結構示意圖(實施例3)；
[0016]圖4為本實用新型多芯片疊合封裝結構的結構示意圖(實施例4)；
[0017]圖中所示:1.第一層芯片；2.第二層芯片；3.芯片承載體；4.導電孔；5.圖案化導電層；6.導電凸塊；7.絕緣層；8.第三層芯片。
【具體實施方式】
[0018]下面將結合附圖以及具體實施例來進一步詳細說明本實用新型。
[0019]本實用新型的多芯片疊合封裝結構，包括芯片承載體和多層芯片，每一層芯片至少包括一塊芯片；除最上層以外的其他層中的一層或多層芯片上設有導電孔，上下相鄰兩層芯片的下層芯片背面覆設有圖案化導電層，上下相鄰兩層芯片之間設有導電凸塊，下層芯片的導電孔經圖案化導電層并通過導電凸塊可與上層芯片相導通；所述的芯片背面是指相對有源面來說的，本實施例中，有源面位于芯片的下表面，背面則指的是芯片的上表面。
[0020]實施例1:
[0021]如圖1所示，采用兩層芯片結構，第一層芯片I和第二層芯片2均包括一塊芯片，第一層芯片I位于第二層芯片2的下方，第一層芯片I通過焊塊6焊接于芯片承載體3(弓丨線框架)上，在第一層芯片I上設置導電孔4，在第一層芯片I上表面依次覆設絕緣層7和圖案化導電層5，經圖案化導電層5重新布線后，相應導電孔4與第二層芯片2電氣連接。
[0022]實施例2:
[0023]如圖2所示，實施例2與I的不同在于第一層芯片I包括兩塊芯片，兩塊芯片中均設有導電孔4，在兩塊芯片的上表面上依次覆設絕緣層7和圖案化導電層5，即對兩塊芯片的導電孔4進行重新布線后與第二層芯片2電氣連接。當然，本實施例還存在一些變形，例如，第一層芯片包括兩塊以上芯片；第一層芯片中的兩塊或兩塊以上芯片中的其中一塊或多塊與第二層芯片電氣連接。
[0024]實施例3:
[0025]如圖3所示，實施例3與實施例1的區別在于第二層芯片2包括兩塊芯片。在第一層芯片I上設置導電孔，并在第一層芯片I的上表面上依次覆設絕緣層7和圖案化導電層5,重新布線后,第一層芯片I的一塊芯片上的導電孔4與第二層芯片2的兩塊芯片電氣連接。本實施例也同樣存在變形，例如，第二層芯片包括兩塊以上芯片；第一層芯片的導電孔僅與第二層芯片的其中一塊芯片電氣連接。
[0026]實施例4:
[0027]各個實施例在結構上并非完全獨立的，可以相互組合和變形。如圖4所示，實施例4主要是綜合實施例1-3的結構，形成三層芯片結構，第一層芯片I和第二層芯片2均包括兩塊芯片，第三層芯片8包括一塊芯片。第一層芯片I的兩塊芯片上設有導電孔4并經導電孔與第二層芯片2的兩塊芯片電氣連接，第二層芯片2的兩塊芯片內也設有導電孔，并經導電孔與第三層芯片8電氣連接。[0028]對于實施例4的變形，包括但不限于以下幾種，例如，只有第一層芯片與第二層芯片存在電氣連接，第二層芯片與第三層芯片無電氣連接；或只有第二層芯片與第三層芯片存在電氣連接，第一層芯片與第二層芯片無電氣連接。再如，第一層芯片的全部或部分導電孔通過第二層芯片上的導電孔而直接與第三層芯片電氣連接，這一變形主要是針對技術特征“上下相鄰兩層芯片之間通過焊塊焊接固定并可通過導電孔經焊塊實現電氣連接”的進一步解釋說明，此時的第二層芯片和第三層芯片可以視為符合該技術特征的上下相鄰兩層。
[0029]以上實施例中多芯片疊合封裝結構的制作方法，所述的制作方法基于三層芯片(以三層為例)，包括以下步驟:
[0030]將最下層芯片的有源面焊接于芯片承載體上，所述的芯片承載體包括但不限于引線框架；
[0031]在第一層芯片和第二層芯片上均制作有導電孔，在設置導電孔之前先鋪設一層絕緣層，導電孔穿過絕緣層，然后在絕緣層上覆設圖案化導電層，第一層芯片上的導電孔經圖案化導電層重新布線后與第二層芯片電氣連接；第二層芯片上的導電孔經圖案化導電層重新布線后與第三層芯片電氣連接；或者第一層芯片的導電孔不與第二層芯片存在直接的電氣連接，而經過第二層芯片的導電孔與第三層芯片電氣連接，此時第二層芯片就起到了導電“媒介”的作用，將起到了將芯片上的電極引出的功能。
[0032]所述絕緣層為PI絕緣層，所述導電孔穿透絕緣層；所述圖案化導電層采用RDL技術，可重新安排壓焊點到芯片上合理位置，圖案化導電層的制作一般是先在芯片背面或絕緣層上設置導電層，再通過蝕刻的方式刻出相應電路，從而實現重新布線。對于導電孔的制作，可以采用化學腐蝕來實現，導電孔可以是通孔，也可以是盲孔，例如，要實現上下層芯片電連接時，并不一定要打通下層芯片，只需要下層芯片上的導電孔能與下層芯片內的元器件連接即可，再通過導電凸塊與上層芯片電連接。
[0033]以上所述的實施方式，并不構成對該技術方案保護范圍的限定。任何在上述實施方式的精神和原則之內所作的修改、等同替換和改進等，均應包含在該技術方案的保護范圍之內。
【權利要求】
1.一種多芯片疊合封裝結構，包括芯片承載體和多層芯片，每一層芯片至少包括一塊芯片；其特征在于:除最上層以外的其他層中的一層或多層芯片上設有導電孔，上下相鄰兩層芯片的下層芯片背面覆設有圖案化導電層，上下相鄰兩層芯片之間設有導電凸塊，下層芯片的導電孔經圖案化導電層并通過導電凸塊可與上層芯片相導通。
2.根據權利要求1所述的多芯片疊合封裝結構，其特征在于:所述的芯片承載體為引線框架。
3.根據權利要求1所述的多芯片疊合封裝結構，其特征在于:所述的圖案化導電層為金屬導電層。
4.根據權利要求1或2所述的多芯片疊合封裝結構，其特征在于:所述的多層芯片至少包括第一層芯片和第二層芯片，所述第一層芯片和第二層芯片均至少包括一塊芯片。
5.根據權利要求4所述的多芯片疊合封裝結構，其特征在于:所述的第一層芯片包括兩塊或兩塊以上芯片，第二層芯片包括一塊芯片。
6.根據權利要求4所述的多芯片疊合封裝結構，其特征在于:所述的第二層芯片包括兩塊或兩塊以上芯片，第一層芯片包括一塊芯片。
7.根據權利要求1或2所述的多芯片疊合封裝結構，其特征在于:在下層芯片背面與圖案化導電層之間設有絕緣層。
【文檔編號】H01L23/48GK203521406SQ201320666782
【公開日】2014年4月2日 申請日期:2013年10月25日 優先權日:2013年10月25日
【發明者】譚小春 申請人:矽力杰半導體技術(杭州)有限公司