專利名稱：淺溝槽結構制造方法及快閃存儲器的制作方法
技術領域：
本發明涉及半導體器件的制造領域，尤其涉及淺溝槽結構制造方法及由此形成的
快閃存儲器。
背景技術：
目前，快閃存儲器(Flash)，又稱為閃存，已經成為非揮發性存儲器的主流。根據結構不同，閃存可分為或非閃存(NOR Flash)和與非閃存(NANDFlash)兩種。其中，或非閃存因為讀取速度快，適合于手機或主板等需要記錄系統編碼的應用。而與非閃存因為高密度及高寫入速度，特別適合多媒體資料存儲。尤其近幾年，與非閃存幾乎以保持每年密度加倍的速度演進。最新一代的與非閃存技術已達每晶粒(die)可以存儲32Gb的高容量水平。而從工藝上來說，閃存可分為浮柵結構閃存(floating gate Flash)和電荷能陷存儲結構閃存(CTF， charge-trapping Flash)兩類。浮柵結構是將電荷存儲于多晶硅(poly silicon)之內。 上述兩種閃存結構中的柵極和柵極之間需要進行電隔離。隨著半導體制造技術的進步，淺溝槽隔離(STI， Shallow Trench Isolation)方法已經逐漸取代了傳統半導體器件制造所采用如局部硅氧化法等其他隔離方法。淺溝槽隔離方法與其他隔離方法相比有許多優點，主要包括1、 STI方法可以獲得較窄的半導體器件隔離寬度，從而提高器件密度；2、STI方法可以提升表面平坦度，因而可在光刻時有效控制最小線寬。 美國專利第6503815號公開一種形成淺溝槽的方法，包括步驟提供具有氧化硅層的襯底，氮化硅層形成于所述氧化硅層之上；在所述襯底上形成溝槽；在所述溝槽的側墻和底部形成側墻氧化物層；在具有氧和氫氧根的氛圍中執行原位蒸汽生成(in-situsteam generation, ISSG)工藝對側墻氧化物層進行再氧化，在溝槽內形成ISSG氧化物層；用電介質材料填充所述溝槽。 由于現有技術對溝槽進行填充采用的是高濃度等離子-化學氣相沉積(HighDensity Plasma-Chemical Vapour D印osition， HDP-CVD)工藝，而又因為ISSG氧化物層比較松散且厚度較薄，因此在填充溝槽時容易被破壞，導致閃存的電學性能下降。

發明內容
本發明所要解決的技術問題是如何防止ISSG氧化物層在填充溝槽時被破壞，進而提高閃存的電學性能。 為解決上述技術問題，根據本發明的一個方面，提供一種淺溝槽結構制造方法，包括步驟提供半導體襯底，所述半導體襯底上形成有淺溝槽，所述淺溝槽內依照原位蒸汽生成方法形成有第一氧化物層；在第一氧化物層之上形成第二氧化物層；用高濃度等離子體_化學氣相沉積工藝在溝槽內填充氧化物至封閉所述淺溝槽。
可選地，所述第一氧化物層的厚度為2納米至4納米。
可選地，形成所述第一氧化物層為氧化硅層。
可選地，所述第二氧化物層的厚度為8納米至12納米。 可選地，形成所述第二氧化物層為致密氧化硅層。 可選地，形成第二氧化物層的工藝為高溫氧化物沉積工藝。 根據本發明的另一個方面，提供一種快閃存儲器，所述快閃存儲器中的淺溝槽內覆有用原位蒸汽生成工藝形成有第一氧化物層，所述第一氧化物層上覆有用化學氣相沉積形成的第二氧化物層。 可選地，所述第二氧化物層由高溫氧化物沉積工藝所形成。 與現有技術相比，本發明在快閃存儲器淺溝槽內的ISSG氧化物層之上額外沉積有一層高溫氧化物層，可以在填充溝槽時保護ISSG氧化物層不被破壞，并可以改善淺溝槽內的應力環境，修復淺溝槽內的缺陷，進而提高閃存的電學性能。


圖1為根據本發明一個實施例淺溝槽結構制造方法的流程 圖2至圖4為根據上述流程制造淺溝槽結構的示意 圖5為根據現有技術所制造的閃存的VG-ID曲線；
圖6為根據本發明一個實施例所制造的閃存的VG-ID曲線。
具體實施例方式
窄寬度效應(Narrow Width Effect)是影響閃存電學性能的一個重要因素。窄寬度效應是因為STI邊沿幾何尺寸、應力和沿著溝道寬度方向上摻雜分布不均勻造成。這些效應對器件電流有很大的影響，使MOS驅動電流的差異可以達到30 % ，而使關斷電流的差異更可超過兩倍。 為了減少窄寬度效應，本領域人員通常會在閃存結構的STI溝槽內利用ISSG方法形成一層薄且稀松的氧化物層，即ISSG氧化物層，用于修復STI溝槽內的襯底晶格缺陷以及改善溝槽內襯底表面應力，還可以對溝槽內的襯底表面起到保護的作用，防止后續填充工藝傷害襯底。 但是，在利用HDP對溝槽進行填充時，由于HDP具有一定的刻蝕能力，且ISSG氧化物層本身性質的薄且稀松，因此ISSG層非常容易被破壞，導致HDP填充物直接與STI溝槽內的硅襯底接觸，使得STI溝槽內的應力變化，甚至會破壞溝槽內的晶格，使晶格產生缺陷，從而導致MOS的導通閾值電壓VT增大，進而導致閃存性能下降。 然而，如果用其他覆層替代ISSG氧化物層，又會有新的問題出現。因為STI溝槽內覆層的形成步驟在MOS柵極形成步驟之后，由于ISSG工藝對硅的消耗較少，所形成的氧化物薄膜的厚度較薄。所以，ISSG對柵極多晶硅層側壁的侵蝕和消耗也較少。而如果采用干法或濕法原位氧化在溝槽內形成覆層，柵極多晶硅層的側壁也會被消耗，而且與ISSG工藝相比，對柵極多晶硅層兩側側壁的消耗大大增加，從而導致柵極長度的大幅減小。柵極長度的減小對于閃存性能的降低將是無法忽略的。 因此，如何既保留ISSG工藝對柵極多晶硅層側壁的保護優勢，又可以減小HDP溝
槽填充對襯底的影響所導致的閃存性能的下降，是本發明重點關注的問題。 為此，如圖1所示，本發明提供一種淺溝槽結構制造方法，包括步驟
S101，提供半導體襯底，所述半導體襯底上形成有淺溝槽，所述淺溝槽內用原位蒸汽生成工藝形成有第一氧化物層； S102，在第一氧化物層之上形成第二氧化物層； S103，用高濃度等離子體沉積工藝在淺溝槽內填充氧化物至封閉所述淺溝槽。
下面結合附圖對上述方法進行詳細說明。 如圖2所示，提供半導體襯底201。半導體襯底201上形成有柵極結構202。半導體襯底201上柵極結構202之間形成有用于對柵極結構202進行電隔離的淺溝槽203。在半導體襯底201上形成柵極結構202和淺溝槽203的方法已為本領域技術人員所熟知，在此不再贅述。 為了減少窄寬度效應，利用ISSG工藝在淺溝槽203內形成一層厚度約為3納米的第一氧化物層，即ISSG氧化物層204。形成ISSG氧化物層204的具體工藝已為本領域技術人員所熟知，在此不再贅述。 由于ISSG工藝是對硅的原位氧化，即構成ISSG氧化物層204的材料為氧化硅，在未有保護的、暴露的硅表面都會被氧化。因此，ISSG氧化物層204除了形成在淺溝槽203底部，還形成在柵極結構202的側壁上。ISSG氧化物層204除了修復淺溝槽203內的襯底晶格缺陷以及改善淺溝槽203內襯底表面應力，實際上還形成了對柵極結構202和淺溝槽203的保護。 如前所述，由于ISSG工藝對硅的消耗量較少，所形成的ISSG氧化物層204的厚度僅為2至4納米，因此，ISSG工藝對柵極結構202側壁的侵蝕和消耗也較少，從而可以降低因形成ISSG氧化物層204所導致的對閃存性能的影響。 依照ISSG工藝而形成的ISSG氧化物層204的厚度較薄，材質稀松，具有拉應力的效果，且可以修補淺溝槽203內的晶格缺陷，是減少窄寬度效應不可或缺的一層覆層。
然后執行步驟S102，在ISSG氧化物層204之上形成第二氧化物層205，形成如圖3所示的結構。形成第二氧化物層205的具體工藝為高溫氧化物(High temperature Oxide，HTO)沉積工藝，該工藝已為本領域技術人員所熟知，在此不再贅述。 形成第二氧化物層205的目的是為了防止ISSG氧化物層204在后續填充工藝中被破壞，從而導致窄寬度效應被放大，進而導致由此制造的閃存器件的電學性能下降。
由沉積方法所形成的第二氧化物層205的厚度約為8納米至12納米，制造第二氧化物層205的材料可以是氧化硅。 并且由于沉積所形成的第二氧化物層205的質地比較致密，不僅可以防止后續填充工藝對ISSG氧化物層204的破壞，還形成一層壓應力的覆層，與ISSG氧化物層204有一定的應力抵消，從而更優化淺溝槽203的應力環境，降低窄寬度效應。 最后執行步驟S103，用高濃度等離子體沉積工藝在淺溝槽203內填充氧化物206至封閉所述淺溝槽203，形成如圖4所示的結構。填充淺溝槽203的方法為以SiH4、 02和Ar的混合氣體作為等離子化的氣體源的高濃度等離子-化學氣相沉積(High DensityPlasma-Chemical V即our D印osition， HDP-CVD)工藝對溝槽進行±真充，該工藝的具體實施方法已為本領域技術人員所熟知，在此不再贅述。 另外，本發明還提供一種根據上述方法形成的快閃存儲器，所述快閃存儲器中的淺溝槽內覆有用原位蒸汽生成工藝形成有第一氧化物層，所述第一氧化物層上覆有用化學氣相沉積形成的第二氧化物層。 上述形成第二氧化物層的化學氣相沉積方法具體為高溫氧化物沉積工藝所形成。
上述第一氧化物層的厚度為2納米至4納米，具體地，第一氧化物層的厚度為3納米。 另外，第一氧化物層的材料可以為氧化硅。 此外，第二氧化物層的厚度可以為8納米至12納米。 第二氧化物層的材料也是氧化硅，但與第一氧化物層不同的是，第二氧化物層為致密氧化硅層。 用現有技術所制造的閃存的VG-ID曲線如圖5所示，而經過本發明所述工藝所制造的閃存的VG-ID曲線如圖6所示。 從圖5可知，用現有技術所制造的閃存，當柵極寬長分別為10 ii m禾P 0. 45 ii m時，PM0S的導通閾值電壓為-0. 62V ;而當柵極寬長分別為0. 5 ii m和0. 45 ii m時，PM0S的導通閾值電壓為-0. 88V，兩者相差0. 26V。 上述導通閾值電壓的差別正是由于窄寬度效應所引起的。如前所述，根據現有技術所制造的閃存，這種窄寬度效應是由于ISSG氧化物層204在溝槽填充時被破壞所造成的。 從圖6可知，用本發明所述的工藝制造的閃存，當柵極寬長分別為lOym禾口0. 45 ii m時，PMOS的導通閾值電壓為-0. 61V ;而當柵極寬長分別為0. 5 y m禾卩0. 45 y m時，PMOS的導通閾值電壓為-0. 70V，兩者相差0. 09V。 從圖6和圖5的對比可知，根據本發明所述的工藝制造的閃存，由于ISSG氧化物層204被第二氧化物層205所保護，并且兩者的應力方向相反，形成部分應力抵消，使得窄寬度效應降低，進而使得柵極寬度變化所導致的MOS導通閾值電壓漂移減小，從而提高了閃存的電學性能。 本發明雖然以較佳實施例公開如上，但其并不是用來限定權利要求，任何本領域技術人員在不脫離本發明的精神和范圍內，都可以做出可能的變動和修改，因此本發明的保護范圍應當以本發明權利要求所界定的范圍為準。
權利要求
一種淺溝槽結構制造方法，其特征在于，包括步驟提供半導體襯底，所述半導體襯底上形成有淺溝槽，所述淺溝槽內依照原位蒸汽生成方法形成有第一氧化物層；在第一氧化物層之上形成第二氧化物層；用高濃度等離子體-化學氣相沉積工藝在溝槽內填充氧化物至封閉所述淺溝槽。
2. 如權利要求1所述的淺溝槽結構制造方法，其特征在于所述第一氧化物層的厚度為2納米至4納米。
3. 如權利要求1所述的淺溝槽結構制造方法，其特征在于形成所述第一氧化物層的材料為氧化硅。
4. 如權利要求1所述的淺溝槽結構制造方法，其特征在于所述第二氧化物層的厚度為8納米至12納米。
5. 如權利要求1所述的淺溝槽結構制造方法，其特征在于形成所述第二氧化物層為致密氧化硅層。
6. 如權利要求1所述的淺溝槽結構制造方法，其特征在于形成所述第二氧化物層的方法為高溫氧化物沉積工藝。
7. —種快閃存儲器，其特征在于所述快閃存儲器中的淺溝槽內覆有用原位蒸汽生成工藝形成有第一氧化物層，所述第一氧化物層上覆有用化學氣相沉積形成的第二氧化物 >層。
8. 如權利要求7所述的快閃存儲器，其特征在于所述化學氣相沉積具體為高溫氧化物沉積工藝。
9. 如權利要求7所述的快閃存儲器，其特征在于所述第一氧化物層的厚度為2納米至4納米。
10. 如權利要求7所述的快閃存儲器，其特征在于所述第一氧化物層的材料為氧化娃o
11. 如權利要求7所述的快閃存儲器，其特征在于所述第二氧化物層的厚度為8納米至12納米。
12. 如權利要求7所述的快閃存儲器，其特征在于所述第二氧化物層為致密氧化硅層。
全文摘要
本發明涉及淺溝槽結構制造方法及快閃存儲器，其中，淺溝槽結構制造方法包括步驟提供半導體襯底，所述半導體襯底上形成有淺溝槽，所述淺溝槽內依照原位蒸汽生成方法形成有第一氧化物層；在第一氧化物層之上形成第二氧化物層；用高濃度等離子體-化學氣相沉積工藝在溝槽內填充氧化物至封閉所述淺溝槽。與現有技術相比，本發明在快閃存儲器淺溝槽內的ISSG氧化物層之上額外沉積有一層高溫氧化物層，可以在填充溝槽時保護ISSG氧化物層不被破壞，并可以改善淺溝槽內的應力環境，修復淺溝槽內的缺陷，進而提高閃存的電學性能。
文檔編號H01L21/762GK101740456SQ200810202830
公開日2010年6月16日 申請日期2008年11月17日 優先權日2008年11月17日
發明者蔡建祥, 陳清 申請人:中芯國際集成電路制造(上海)有限公司