專利名稱：半導體器件的豎直浮體單元及其制造方法
技術領域：
本發明概括而言涉及半導體器件。本發明尤其涉及豎直浮體單 元及其制造方法。
背景技術：
人們已致力于克服包括晶體管和電容器的單元結構的限制。舉 例而言，消除了對存儲器的高度集成構成阻礙的電容器，并且存儲單
元構造成具有晶體管，這稱為浮體單元(floating body cell, FBC) 結構。FBC結構利用了浮體效應的現象，當電荷蓄積于晶體管通道 底部時，閾值電壓改變。
當空穴注入或蓄積于NMOS中時，便產生浮體效應，從而降低 通道的閾值電壓并增加晶體管的電流。在FBC中，需要絕緣體上硅 (SOI)基板，從而使得通道底部的空穴可以保持比較長的時間。FBC 的詳細結構和操作解釋可參考"浮體RAM技術及其對于32納米及 以上節點的可擴展性(Floating body RAM Technology and its scalability to 32nm node and beyond) "， T. Shino等人，IEDM， 2006 年。
在動態隨機存取存儲器(DRAM)中，電容器與單元晶體管連 接，并且需要復雜的工序來形成該結構。此外，需要高度熱處理工序 以改進晶體管的特性。FBC技術可以略過上述復雜的工序，從而使 得器件可以實現高度集成。FBC技術有助于實現包括邏輯電路而不 包括電容器的嵌入式DRAM，由此可以用于各種應用場合。
如果具有平面晶體管的FBC的通道長度變短，則可以蓄積電荷 的區域便會縮減。此外，產生的電荷會重組于源極/漏極區域中，如 此就難以保持數據。結果，難以縮減晶體管的尺寸。使用SOI晶片 會增加制造成本，因而限制了 FBC的商業化。

發明內容
本發明的實施例涉及包括FBC的半導體器件。根據本發明的實 施例，所述FBC包括管型通道；偏壓電極，其在所述管型通道中
與半導體基板連接；絕緣膜，其設置在所述管型通道和所述偏壓電極
之間；以及圍繞型柵極，其形成于所述管型通道上。所述FBC確保 有足夠的電荷蓄積區域，由此改進器件的集成度以及器件的數據保持 時間。
根據本發明的實施例， 一種包括浮體單元結構的半導體器件包 括形成于半導體基板上并與第一導線和第二導線連接的管型通道。偏 壓電極形成于所述管型通道中并且與所述半導體基板連接。絕緣膜位 于所述管型通道和所述偏壓電極之間。圍繞型柵電極形成于所述管型 通道上。
根據本發明的實施例， 一種制造半導體器件的方法包括在半導 體基板上形成傳導柱。蝕刻所述傳導柱和所述半導體基板的一部分以 形成傳導管。在所述傳導管的內側壁上形成絕緣膜。形成與所述半導 體基板連接的偏壓電極以填充所述傳導管。在所述傳導管的外表面上 形成柵極絕緣膜。在所述柵極絕緣膜上形成圍繞型柵電極。


圖1是根據本發明實施例的半導體器件的布局； 圖2是示出根據本發明實施例的半導體器件的透視圖； 圖3a到3s是示出根據本發明實施例的半導體器件制造方法的 剖視圖；以及
圖4a到4d是示出根據本發明另一實施例的半導體器件制造方 法的剖視圖。
具體實施例方式
根據本發明的實施例，半導體器件具有包括豎直晶體管的FBC 結構。
圖1是根據本發明實施例的半導體器件的布局。半導體器件包 括由器件隔離區域120所限定的通道區102、偏壓電極區域104、源
極線區域106、字線區域108、位線區域110。源極線區域106在半 導體基板上方朝向某一方向延伸。通道區102設置在源極線區域106 上方而具有豎直管結構。偏壓電極區域104則位于通道區102中。
通道區102的外線寬是F，其中F是兩個相鄰通道區102之間 的距離。雖然本發明實施例中的通道區102的頂面(如圖1所示)形 成矩形，但是通道區102的頂面可以形成圓形或多邊形。
字線區域108朝向一側延伸，使得字線區域108與源極線區域 106交叉，并且在通道區102之外形成字線區域108，從而具有圍繞 型柵極結構。位線區域110設置在通道區102上方且與源極線區域 106重疊，并且朝向一側延伸。字線區域108的線寬大于通道區102 的線寬，從而覆蓋通道區102。
圖2是示出根據本發明實施例的半導體器件的透視圖。半導體 器件包括半導體基板210、源極線220、通道結構230、偏壓電極240、 柵電極250、位線260。源極線220在半導體基板210上方朝向一側 延伸。
通道結構230形成于源極線220上方而具有豎直管結構。絕緣 膜(未顯示)形成于通道結構230的內側壁上而具有SOI結構。柵 極絕緣膜(未顯示)形成于通道結構230的外側壁上。偏壓電極240 形成于包括絕緣膜的通道結構230內部，從而使得偏壓電極240與半 導體基板210連接。偏壓電極240被施加偏壓以便于在通道結構230 中捕獲載子(例如空穴或電子)，由此增加數據保持時間。雖然通道 結構230形成為圓形，但是并不限于圓形結構。
柵電極250形成于包括柵極絕緣膜的通道結構230外部，而具 有圍繞型柵極結構。柵電極250朝向一側延伸，從而使得柵電極250 與源極線220交叉。柵電極250的線寬大于通道結構230的外線寬， 從而覆蓋通道結構230。位線260形成于通道結構230上方而平行于 源極線220。位線接觸插塞270可以進一步形成于位線260和通道結 構230之間，從而使得位線260與通道結構230連接。
圖3a到3s是示出根據本發明實施例的半導體器件制造方法的 剖視圖。圖3a (i)到3s (i)是沿著圖1的I-I'截取的剖視圖，而圖 3a (ii)到3s (ii)是沿著圖1的II-n'截取的剖視圖。在半導體基 板310上進行清潔工序以移除殘余氧化膜。在半導體基板310上方形 成摻雜有第一型雜質的第一硅層312。在第一硅層312上方形成摻雜 有第二型雜質的第二硅層314。在第二硅層314上方形成第一硬掩模 層316。
第一硅層312包括單晶硅層。可以使用包含SiCU/SiH4和 SiH2Cl2的氣體源和包含HC1和H2的額外氣體，在范圍為約400°C 到1,000°C的溫度下、范圍為約1毫托耳(mTorr)到760毫托耳的 壓力下形成該單晶硅層。第一硅層312的厚度范圍可以為約100A到 5,000A。第一硅層312可以由n型硅層形成。可以通過將PH3植入單 晶層或在形成單晶層的同時植入PH3而形成該n型硅層。可以通過將 第一型雜質離子植入半導體基板310而形成第一硅層312。第一型雜 質包括濃度范圍為每立方厘米約lx1018個離子到每立方厘米約 1><1021個離子的磷(P)。
第二硅層314包括未摻雜的單晶層。可以使用包含SiCl4/ SiH4 和SiH2Cb的氣體源和包含HC1和H2的額外氣體，在范圍為約400°C 到1,000°C的溫度下、范圍為約1毫托耳到760毫托耳的壓力下形成 該未摻雜的單晶層。第二型雜質可以是包含硼(B)的p型雜質。可 以通過在形成未摻雜的單晶層的同時植入p型雜質而形成摻雜有p 型雜質的第二硅層314。為了使用第二硅層314作為通道，可以將p 型雜質植入未摻雜的單晶層。第二硅層314的第二型雜質的濃度范圍 可以為每立方厘米約1><1017個離子到每立方厘米約lxlO"個離子。 在本發明的一個實施例中，豎直通道結構可以由第二硅層314、金屬 層及其組合形成。豎直通道結構可以包括氮化鈦(TiN)膜、氮化鉭 (TaN)膜和鴇(W)層。
第一硬掩模層316可以是氧化膜、氮化膜或其組合。可以使用 包含TEOS (Si(OC2H5)4)和SiH4的氣體源并借助于等離子CVD法 來形成氧化膜。可以使用包含SiH2Cl2和NH3的氣體源借助于LPCVD
法來形成氮化膜。第一硬掩模層316的厚度范圍為約500A到5,000A。 第一硬掩模層316的蝕刻選擇性高于硅層的蝕刻選擇性。舉例而言， 第一硬掩模層316的蝕刻速率可以是硅層的一半或更低。
參照圖3b，使用限定圖1所示通道區102的掩模來蝕刻第一硬 掩模層316，以形成第一硬掩模圖案(未顯示)。對第一硬掩模圖案 進行等向性蝕刻以形成第二硬掩模圖案316a，這縮減了第一硬掩模 圖案的尺寸。在第二硅層314和第二硬掩模圖案316a上方形成第二 硬掩模層(未顯示)。選擇性地蝕刻第二硬掩模層，以便于在第二硬 掩模圖案316a的側壁上形成第一間隙壁318。在本發明的一個實施 例中，限定圖1所示通道區102的掩模是矩形，其寬度F為相鄰通 道結構之間的距離。雖然有源區102形成為矩形(如圖1所示)，但 是有源區102也可以形成為圓形或多邊形。
第二硬掩模層是使用包含SiH2Cl2和NH3的氣體源借助于 LPCVD法而由氮化硅膜所形成的。第一間隙壁318的厚度范圍為約 IOOA到500A。第二硬掩模層的蝕刻選擇性高于硅層的蝕刻選擇性。 舉例而言，第二硬掩模層的蝕刻速率可以是硅層的一半或更小。此外， 第二硬掩模層的蝕刻選擇性高于第一硬掩模層的蝕刻選擇性。第二硬 掩模層的蝕刻速率可以是第一硬掩模層的一半或更小。
參照圖3c和3d，使用第一間隙壁318和第二硬掩模圖案316a 作為蝕刻掩模來蝕刻圖3b的第二硅層314以形成硅柱322。在第一 硅層312、硅柱322、第一間隙壁318和第二硬掩模圖案316a上形成 第一絕緣膜324，以填充硅柱322。將第一絕緣膜324平坦化，直到 第二硬掩模圖案316a露出為止。使用限定圖1所示源極線區域106 的掩模來蝕刻第一絕緣膜324、第一硅層312以及半導體基板310的 一部分，以形成用于源極線的第一硅圖案320。在半導體基板310、 第一硅圖案320和第一絕緣膜324上形成第二絕緣膜326，以將第一 硅圖案320電氣隔離。
第一絕緣膜324可以包括氧化硅膜。第一硅圖案320可以形成 線型的輪廓。形成第一硅圖案320的蝕刻工序可以借助于間隙壁圖案 化技術(spacer patterning technology, SPT)來進行。舉例而言，由圖案線寬和限定于兩相鄰圖案之間的空間所限定的間距，可以是最小 線寬的二倍或更多倍。然而，該空間可以小于最小線寬。在該情況下， 圖案形成為具有最小線寬。間隙壁形成于圖案的側壁以限定小于最小 線寬的空間。可以對小于最小線寬的空間進行蝕刻。在本發明中，雖 然對小于最小線寬的空間進行蝕刻的工序是借助于SPT法來進行， 但是并不僅限于該方法。
第一硅圖案320之間的距離是G (0.5F<G<0.7F， F是最小線 寬)。將第一絕緣膜324平坦化的工序可以借助于CMP法或回蝕法 來進行。第二絕緣膜326包括氧化硅膜。氧化硅膜可以借助于CVD 法或ALD法來形成。
參照圖3e到3h，移除第二硬掩模圖案316a以露出硅柱322的 頂面。當第二硬掩模圖案316a已移除時，可以蝕刻第一絕緣膜324 和第二絕緣膜326，以降低第一絕緣膜324和第二絕緣膜326的高度。 蝕刻硅柱322、第一硅圖案320以及半導體基板310的一部分，以形 成用于通道區的硅管330。在硅管330中形成第三絕緣膜328。第三 絕緣膜328作為SOI結構中的嵌埋氧化膜。選擇性地蝕刻第三絕緣 膜328，以在硅管330的底部露出半導體基板310。
移除第二硬掩模圖案316a的工序可以借助于包含HF的濕式蝕 刻法來進行。可以通過對于第一間隙壁318具有蝕刻選擇性的蝕刻方 法來移除第二硬掩模圖案316a。該蝕刻方法可以借助于包含CHF、 02、 HC1、 Ar、 He或其組合的直接或遠程等離子蝕刻方法來進行。 可以適當選擇CHF中的C、 H、 F比例。
第三絕緣膜328包括氧化硅膜。可以在02、 H20、 H2、 03或其 組合的氛圍下、在范圍為約200°C到1000°C的溫度下形成該氧化硅 膜。由于硅管330可以有各種結晶的硅表面，因此第三絕緣膜328 可以借助于自由基硅氧化法(radical silicon oxidation)來形成，以保 持第三絕緣膜328的均勻厚度。第三絕緣膜328的厚度范圍為約1 納米到100納米。選擇性地蝕刻第三絕緣膜328的工序可以借助于干 式蝕刻法來進行。
參照圖3i到3k，在硅管330、第一絕緣膜324、第二絕緣膜326
和第一間隙壁318上形成第一傳導層332，以填充硅管330。選擇性 地蝕刻第一傳導層332以形成隔離的偏壓電極340。選擇性地蝕刻第 一絕緣膜324，直到第一硅圖案320露出為止，以露出硅管330的外 側。在第一硅圖案320、硅管330和偏壓電極340上形成柵極絕緣膜 342。
在形成第一傳導層332之前，先進行清潔半導體基板310表面 的工序，從而使得偏壓電極340與半導體基板310電連接。第一傳導 層332包括摻雜有p型雜質的多晶硅層。可以通過使用CVD法在形 成多晶硅層的同時植入p型雜質而形成p型多晶硅層。可以進一步進 行等離子氮化工序，以避免硼雜質擴散到第一傳導層332中。可以進 一步在第一傳導層332上形成氮化硅膜。選擇性地蝕刻第一傳導層 332的工序可以借助于回蝕法來進行。
選擇性地蝕刻第一絕緣膜324的工序可以借助于干式或濕式回 蝕法來進行。柵極絕緣膜342包括氧化硅膜。可以在02、 H20、 H2、 03或其組合的氛圍下、在范圍為約200°C到1，000°C的溫度下形成 該氧化硅膜。由于硅管330可有各種結晶的硅表面，因此柵極絕緣膜 342可以借助于自由基硅氧化法來形成，以保持柵極絕緣膜342的均 勻厚度。柵極絕緣膜342的厚度范圍為約1納米到100納米。可以在 形成柵極絕緣膜342之后使用等離子方法將柵極絕緣膜342氮化。
柵極絕緣膜342可以是氧化硅膜、氧化鉿膜、氧化鋁膜、氧化 鋯膜、氮氧化硅鉿膜、氮化硅膜或其組合。柵極絕緣膜342的厚度范 圍為約1納米到100納米。
參照圖31到3n，在柵極絕緣膜342、第二絕緣膜326和第一間 隙壁318上形成第二傳導層344，以填充硅管330之間所限定的空間。 選擇性地蝕刻第二傳導層344，以便于在硅管330的外側上形成圍繞 型柵電極346。在圍繞型柵電極346和第一間隙壁318上形成第四絕 緣膜348，以填充圍繞型柵電極346、偏壓電極340和第一間隙壁318。
第二傳導層344包括具有下傳導層(未顯示)和上傳導層(未 顯示)的疊層結構。下傳導層包括摻雜有雜質的多晶硅層。該摻雜有 雜質的多晶硅層可以借助于CVD法來形成。可以在形成多晶硅層的同時植入包含磷(P)或硼(B)的雜質。上傳導層可以是鎢(W) 層、鋁(Al)層、銅(CU)層、硅化鎢(WSix)層或其組合。
選擇性地蝕刻第二傳導層344的工序可以借助于回蝕法來進行。 可以進一步進行包括濕式蝕刻法的清潔工序，從而使得第二傳導層 344不會留在第一間隙壁318的側壁上。柵電極346的頂面可以形成 為低于硅管330的頂面，以便于與偏壓電極340電氣隔離。第四絕緣 膜348包括氧化硅膜。
參照圖3o和3p，使用限定圖1所示字線區域108的掩模，將第 四絕緣膜348和柵電極346圖案化，以形成與柵電極346分離的字線 350。在字線350和第四絕緣膜348上形成第五絕緣膜352。選擇性 地蝕刻第五絕緣膜352和第四絕緣膜348，以露出第一間隙壁318。
第五絕緣膜352包括氧化硅膜。限定圖1所示字線區域108的 掩模形成線型。在本發明的一個實施例中，雖然形成字線350的圖案 化工序是借助于SPT蝕刻法來進行，但是并不僅限于該方法。相鄰 字線之間的距離是H (0.5F<H<0.7F)。選擇性地蝕刻第四絕緣膜 348和第五絕緣膜352的工序可以借助于CMP法來進行。
參照圖3q到3s，移除第一間隙壁318以露出硅管330的頂面。 在硅管330和第四絕緣膜348上形成第三傳導層(未顯示)。蝕刻第 三傳導層以露出第四絕緣膜348，從而形成位線接觸插塞370。在位 線接觸插塞370和第四絕緣膜348上形成第四傳導層372。使用限定 圖1所示位線區域110的掩模將第四傳導層372圖案化，以形成位線 360。雖然可以在根據本發明實施例的半導體器件中得到4FS的單元 面積，但是并不僅限于此。
移除第一間隙壁318的工序可以借助于包含磷酸的濕式蝕刻法 來進行。可以使用HF在硅管330上進一步進行清潔工序。第三傳導 層和第四傳導層372可以是n+多晶硅層、氮化鈦(TiN)膜、鎢(W) 層、鋁(Al)層、銅(Cu)層或其組合。在多晶硅層填充于其中移 除第一間隙壁318的空間之后，在多晶硅層和第四絕緣膜348上形成 第四傳導層372，以降低界面電阻。限定位線區域的掩模形成線型。 相鄰位線360之間的距離是I (0.9F<I<1.1F)。
圖4a到4d是示出根據本發明另一實施例的半導體器件制造方 法的剖視圖。在側壁間隙壁形成于硅柱上之后，利用掩模蝕刻硅柱， 以形成硅管。可以不在第一硬掩模圖案上進行修整工序。
參照4a到4d，使用第一硬掩模圖案416將第二硅層圖案化，以 形成硅柱422。在第一硅層412、硅柱422和第一硬掩模圖案416上 形成第六絕緣膜424，以填充硅柱422。將第六絕緣膜424平坦化， 直到第一硬掩模圖案416露出為止。使用限定圖1所示源極線區域 106的掩模蝕刻第六絕緣膜424、第一硅層412以及半導體基板410 的一部分，以形成用于源極線的第一硅圖案420。在第一硅圖案420 和第六絕緣膜424上形成第七絕緣膜426，以將第一硅圖案420電氣 隔離。
第六絕緣膜424包括氧化硅膜。將第六絕緣膜424平坦化的工 序可以借助于CMP法來進行。限定源極線區域的掩模形成線型。雖 然蝕刻第一硅圖案420的工序是借助于SPT蝕刻法來進行的，但是 并不僅限于該方法。第一硅圖案420之間的距離是G (0.5F < G < 0.7F)。第七絕緣膜426包括氧化硅膜。該氧化硅膜可以借助于CVD 法或ALD法來形成。
參照圖4c和4d，移除第一硬掩模圖案416以形成露出硅柱422 的空間432。在空間432的側壁上形成第二間隙壁434。使用第二間 隙壁434作為蝕刻掩模來蝕刻硅柱422、第一硅圖案420以及半導體 基板410的一部分，以形成用于通道區的硅管430。
移除第一硬掩模圖案416的工序可以借助于濕式蝕刻法來進行。 由氮化硅膜所形成的第一硬掩模圖案416可以借助于包含磷酸的濕 式蝕刻法來移除。在硅柱422、第六絕緣膜424和第七絕緣膜426上 形成第八絕緣膜(未顯示)，以便于在空間432的側壁上形成第二間 隙壁434。可以借助于干式蝕刻法蝕刻第八絕緣膜，以形成第二間隙 壁428。第八絕緣膜包括氮化硅膜。該氮化硅膜可以借助于CVD法 或ALD法來形成。可以進行圖3g到3s所示的工序以形成豎直浮體 單元(FBC)。
FBC的數據可以在硅管中存儲為電位。當對位線施加高電壓以寫入"l"狀態數據時，便會發生沖擊性離子化，并且空穴可以蓄積 于硅管中。硅管中的電位改變為"1"狀態。當對位線施加負電壓以 寫入"0"狀態數據時，便會從硅管中提取出空穴，并且硅管中的電 位改變為"0"狀態。
如上所述，根據本發明的實施例，可以獲得豎直FBC，從而確 保通道長度，即使單元面積縮減也如此。此外，可以在不使用SOI 晶片的情況下得到FBC以減少成本。芯片包括微處理器和帶有邏輯 電路的存儲器。此外，豎直FBC確保有足夠的區域可以蓄積電荷， 由此改進數據保持時間。與半導體基板連接的偏壓電極形成于通道中 以增加數據保持時間。使用通道的外側作為通道區以確保有足夠的電 流，由此有效產生電荷并提高讀/寫的操作速度。每個晶體管中的通 道是隔離的，由此抑制閾值電壓隨著相鄰通道電位而改變的現象。結 果可以得到優良的信噪比。
本發明的上述實施例是示例性而非限制性的。各種不同的替代 物和等同物都是可行的。本發明并不受限于本文中所描述的光刻步 驟。本發明也不限于任何特定類型的半導體器件。舉例而言，本發明 可應用于動態隨機存取存儲(DRAM)器件或非易失性存儲器件。鑒 于本發明的揭示內容，其它的增添、刪減或修改都是顯而易見的，這 些內容都落入所附權利要求書的范圍內。
權利要求
1.一種具有浮體單元結構的半導體器件，所述半導體器件包括管型通道，其形成于半導體基板上并與第一導線和第二導線連接；偏壓電極，其形成于所述管型通道中并與所述半導體基板連接；絕緣膜，其位于所述管型通道和所述偏壓電極之間；以及圍繞型柵電極，其形成于所述管型通道上。
2. 根據權利要求1所述的半導體器件，其中， 所述第一導線與所述管型通道的底部連接。
3. 根據權利要求1所述的半導體器件，其中， 所述第二導線與所述管型通道的頂部連接。
4. 根據權利要求1所述的半導體器件，其中， 所述管型通道的頂面是圓形或多邊形的。
5. —種制造半導體器件的方法，所述方法包括 在半導體基板上形成傳導柱；蝕刻所述傳導柱和所述半導體基板的一部分以形成傳導管； 在所述傳導管的內側壁上形成絕緣膜；形成與所述半導體基板連接的偏壓電極以填充所述傳導管； 在所述傳導管的外表面上形成柵極絕緣膜；以及 在所述柵極絕緣膜上形成圍繞型柵電極。
6. 根據權利要求5所述的方法，其中， 形成所述傳導柱的步驟包括-在所述半導體基板上形成傳導層； 在所述傳導層上形成硬掩模層；利用有源區掩模選擇性地蝕刻所述硬掩模層，以形成硬掩模圖案；在所述硬掩模圖案的側壁上形成間隙壁；以及 使用所述硬掩模圖案和所述間隙壁作為蝕刻掩模選擇性地 蝕刻所述傳導層，以形成所述傳導柱。
7. 根據權利要求6所述的方法，其中，所述傳導層是由p型或未摻雜的硅層形成的，其厚度范圍為約 500A到5,000A。
8. 根據權利要求6所述的方法，其中， 所述傳導層中植入有硼。
9. 根據權利要求6所述的方法，其中，所述硬掩模層選自包括氧化膜、氮化硅膜及其組合的群組，其 厚度范圍為約500A到5,000A。
10. 根據權利要求6所述的方法，其中，所述間隙壁是由氮化硅膜形成的，其厚度范圍為約100A到 500A。
11. 根據權利要求6所述的方法，其中， 所述有源區掩模的形狀是圓形或多邊形的。
12. 根據權利要求6所述的方法，其中，所述絕緣膜是由氧化硅膜形成的，其厚度范圍為約1納米到100 納米。
13. 根據權利要求5所述的方法，其中， 所述偏壓電極選自包括單晶硅層、多晶硅層、氮化鈦膜、氮化 鉭膜、鎢層及其組合的群組。
14. 根據權利要求5所述的方法，其中，所述柵極絕緣膜選自包括氧化硅膜、氧化鉿膜、氧化鋁膜、氧 化鋯膜、氮氧化硅鉿膜、氮化硅膜及其組合的群組，其厚度范圍為約1納米到100納米。
15. 根據權利要求5所述的方法，其中，所述柵電極選自包括多晶硅層、鈦層、氮化鈦膜、氮化鉅膜、 鎢層、鋁層、銅層、硅化鎢(WSix)層及其組合的群組。
16. 根據權利要求5所述的方法，還包括 形成與所述傳導管的頂部連接的第二導線。
17. 根據權利要求5所述的方法，還包括 在所述半導體基板和所述傳導管之間形成第一導線。
18. 根據權利要求17所述的方法，其中，所述第一導線是借助于硅生長法由單晶硅層所形成，其厚度范 圍為約100A到5,000A。
19. 根據權利要求17所述的方法，其中，所述第一導線中植入有PH3。
20. —種制造半導體器件的方法，所述方法包括 在半導體基板上形成傳導層；在所述傳導層上形成硬掩模層；選擇性地蝕刻所述硬掩模層以形成硬掩模圖案；在所述硬掩模圖案的側壁上形成間隙壁； 使用所述硬掩模圖案和所述間隙壁作為蝕刻掩模選擇性地蝕刻 所述傳導層，以形成傳導柱；蝕刻所述傳導柱和所述半導體基板的一部分以形成傳導管，第 一導線形成于所述半導體基板和所述傳導管之間；在所述傳導管的內側壁上形成絕緣膜；形成與所述半導體基板連接的偏壓電極以填充所述傳導管； 在所述傳導管的外側壁上形成柵極絕緣膜；以及 在所述柵極絕緣膜上形成圍繞型柵電極。
21.根據權利要求20所述的方法，還包括 形成與所述傳導管的頂部連接的第二導線。
全文摘要
本發明公開一種半導體器件，該半導體器件包括形成于半導體基板上的管型通道。所述管型通道與第一導線和第二導線連接。偏壓電極形成于所述管型通道中。所述偏壓電極與所述半導體基板連接。絕緣膜設置在所述管型通道和所述偏壓電極之間。圍繞型柵電極形成于所述管型通道上。
文檔編號H01L21/8242GK101355085SQ20071016324
公開日2009年1月28日 申請日期2007年10月19日 優先權日2007年7月27日
發明者鄭星雄 申請人:海力士半導體有限公司