專利名稱：半導體器件及其制造方法
技術領域：
本申請基于2000年10月11日提交的日本專利申請No.，并要求以其作為本申請的優先權。
本發明涉及具有高壓晶體管的半導體器件，特別是涉及高集成化的半導體器件及其制造方法。
在圖21中，在NOR型高速存儲器中，除了由具有存儲保持能力的浮動柵極200和控制柵極201的層疊結構的堆疊晶體管的存儲器單元202之外，還存在用于存儲器單元202中的信息的寫入、讀出、刪除等的高壓晶體管203和低壓晶體管204。
存儲器單元202在源極/漏極擴散層214之間具有柵極結構。該柵極結構具有由形成在半導體襯底223上的隧道氧化膜218、形成在其上的浮動柵極200、形成在其上的中間多層絕緣膜219、形成在其上的控制柵極201所構成的層疊結構。而且，在該層疊結構的周圍形成柵極側壁209b。而且，該存儲器單元202通過淺溝道隔離層221而與高壓晶體管等的存儲器周邊元件相分離。
高壓晶體管203在形成于基板223表面區域上的兩個N-擴散層206之間具有柵極結構，該柵極結構具有形成在半導體襯底223上的厚的柵極氧化膜205和形成在其上的柵極電極211。在該柵極結構的周圍形成與存儲器單元202的柵極側壁209b相同厚度的柵極側壁209，N-擴散層206的表面區域由柵極氧化膜205和柵極側壁209所覆蓋。而且，在N-擴散層206外側的半導體襯底223的表面上，在從柵極結構離開的方向上形成N+擴散層207。
此外，相對于高壓晶體管203，介以淺溝道隔離層221而形成低壓晶體管204。該低壓晶體管204在N-擴散層216之間是柵極電極，柵極在半導體襯底223上具有薄的柵極氧化膜220、其上的柵極電極212。在柵極周圍形成與存儲器單元相同厚度的側壁209a。而且，在從N-擴散層216的柵極結構向外側離開的方向上形成N+擴散層215。
高壓晶體管203用于在進行信息的寫入、刪除等的動作時給存儲器單元202提供十幾V的高壓。在高壓晶體管203中，不僅要使柵極氧化膜205厚達例如20nm以免被高壓造成絕緣破壞，而且還必須提高源極·漏極擴散層206、207的結耐壓，使其具有十幾V的耐壓。
為此，在使低濃度的N-(或者P-)擴散層206深入擴散的同時，增大從襯底223表面上的高濃度的N+(或者P+)擴散層207和N-(或者P-)擴散層206的邊界到延伸至柵極氧化膜205下的末端的距離(以下稱為LDD長度)208，在N-(或P-)擴散層206中，耗盡層易于延伸，而提高了結耐壓。
特別是，在高壓PMOS晶體管203中，在作為P型雜質的硼通過在擴散層206、207形成后至半導體器件完成之間所進行的各種加熱工序而易于在半導體襯底中進行擴散，因此，當沒有把決定LDD長度208的柵極側壁209的厚度保持在某種程度以上時，存在著靠從高濃度區域207向低濃度區域206的硼擴散而在柵極氧化膜205和柵極側壁209之下形成的低濃度區域206的LDD長度208變短或者變沒有的危險。
與此相對，雖然未圖示，但在高壓NMOS晶體管中，作為N型雜質的砷與作為P型雜質的硼相比，由于加熱工序中的擴散的程度較低，則與高壓PMOS 203相比，能夠較薄地形成柵極側壁厚度。
但是，在圖21所示的現有的LDD結構中，柵極側壁209的厚度為例如0.2μm厚。該柵極側壁209的厚度與要求耐壓高的高壓PMOS晶體管203相配合而決定，其他的存儲器202、晶體管204的柵極側壁209b、209a具有與其相配合而形成的厚度。
高壓晶體管203中的P-離子注入，在加工柵極電極211之后，以自對準方式進行，然后，形成柵極側壁205。此后，把柵極側壁205作為掩模來進行形成P+擴散層206的P離子注入，能夠增大該LDD長度208。在現有技術中，此時，形成的低壓晶體管204的側壁209a和存儲器單元202的側壁209b與高壓晶體管203的相同，為0.2μm厚。現有的各個存儲器單元202、晶體管203和204的側壁209b、209、209a之所以一律為相同的厚度，是為了在制造工序中同時對各個存儲器單元202、晶體管203，204形成側壁，以便減少工序數量。
此時，各個存儲器單元202、晶體管203，204的接觸孔210與同它們相鄰的各個柵極電極201、211、212的距離為，例如，高壓晶體管203的側壁厚度224與側壁209和接觸孔210之間的對準余量225之和。該對準余量由接觸孔210和柵極電極211的對準偏差的精度以及各個接觸孔210本身、柵極電極211本身的尺寸的精度所決定。在其他的存儲器單元202、晶體管204中是同樣的。
而且，作為與本申請相同的受讓人的日本申請是日本專利申請特愿平11-46728。使用圖22來說明該專利申請。在圖22中，與圖21相對應的部分使用相同的標號，而省略其詳細說明。
在該在先申請中，使用兩種存儲器單元和晶體管的柵極側壁結構。一種是用于高壓晶體管203的厚的柵極側壁112，另一種是具有用于存儲器單元202和低壓晶體管204的預定厚度115的薄的柵極側壁114。高壓晶體管203的第一柵極側壁112具有比存儲器單元202、低壓晶體管204的柵極側壁114的預定厚度115厚的預定厚度120，而且，具有在其上部形成的第二側壁111。
如果使用該圖22的技術，在高壓晶體管203中，能夠確保為了得到必要的結耐壓的足夠的LDD長度116，另一方面，在存儲器單元202和低壓晶體管204中，能夠使用比現有技術薄的側壁114，在低壓晶體管中，LDD長度117比高壓晶體管203的LDD長度116短，因此，能夠減小柵極電極212與接觸孔210的距離119。
在此，距離119是側壁厚度115和對準余量225之和。高壓晶體管203的柵極電極211與接觸孔210的距離118是高壓晶體管203的側壁厚度120和對準余量225之和，大于存儲器單元202和低壓晶體管204中的柵極200、201、212與接觸孔210的距離119。
在日本專利公開特開平8-23031號公報的

圖1中，為了謀求高壓MOS晶體管的高壓化和低壓MOS晶體管的高驅動能力化，揭示了使柵極側壁為雙重的半導體集成電路。其中，在高壓MOS晶體管側，在雙重柵極側壁的外側的側壁方形成濃的擴散層，使低壓MOS晶體管側在雙重柵極側壁的內側的側壁方形成濃的擴散層。
在圖21所示的現有的半導體器件的制造方法中，產生了以下問題在接觸孔210形成時，由于掩模未對準而產生了以下缺陷接觸孔210靠近各個柵極電極201、211、212而形成，或者，因孔的尺寸變大而騎到了柵極側壁209b、209、209a上。此時，當形成該柵極側壁的材料是難于被腐蝕的材料時，接觸孔210的底面按照設計是不與半導體襯底223的表面相接觸的，由于其接觸面積變小，則接觸電阻變大。
另一方面，在設計成足夠的距離，例如，0.2μm以免接觸孔210接觸到柵極側壁209b、209、209a的情況下，接觸孔210與各個柵極電極201、211、212的距離成為0.4μm這樣大的值，結果是使芯片面積增加。
而且，對于存儲器單元202，為了在浮動柵極200中形成作為源極/漏極區域的N+擴散層214，以使一部分重疊，原來是不需要LDD柵極側壁209b的。只是，在制造工序中形成周邊的晶體管時，存儲器單元202中也同時形成了柵極側壁209b，因此，在存儲器單元202中也存在柵極側壁。
但是，若要把存儲器單元202細微化而使字線間隔變窄，則當產生未對準時，如上述那樣，由于厚的柵極側壁209b而使接觸孔210的底面面積變得非常小或者完全變無，因此，不能實現在字線間形成接觸的設計。
因此，為了在字線間設置接觸孔，由于側壁較厚，而必然使存儲器單元尺寸過大。這是妨礙細微化的非常大的問題。
而且，在周邊電路的低壓NMOS晶體管204中，隨著側壁209a變厚，N-擴散層216的LDD長度217變長，因此，寄生電阻變大，而存在晶體管204的電流驅動能力降低的問題。
因此，在低壓晶體管204中，由于不需要高的結耐壓，則存在電路圖形變大并且性能變差的缺陷。
為了解決圖21所示的現有技術的問題，而提出了具有圖22的構成的在先申請的現有技術，但是，在該在先申請中采用了僅高壓晶體管203具有較厚的柵極側壁112的結構。因此，和圖21的現有例子相比，追加了分別制作柵極側壁112、114的1～2個光刻工序。因此，與圖21的現有技術相比，柵極側壁形成工序變長，變得復雜化，從而存在制造工序數量增加的問題。
本發明的另一個方案是提供一種半導體器件的制造方法，包括下列步驟在半導體襯底上形成第一晶體管的柵極和第二晶體管的柵極，以上述第一晶體管的柵極作為掩模而在上述半導體襯底中形成第一低濃度擴散層，以上述第二晶體管的柵極作為掩模而在上述半導體襯底中形成第二低濃度擴散層，在上述第一晶體管和第二晶體管的各個柵極中分別形成相同厚度的柵極側壁，以上述第一晶體管的柵極側壁作為掩模而在上述半導體襯底中形成與第一低濃度擴散層相鄰的第一高濃度擴散層，在上述第二晶體管的柵極側壁上形成掩模側壁，以該掩模側壁作為掩模而在上述半導體襯底中形成與第二低濃度擴散層相鄰的第二高濃度擴散層，除去上述掩模側壁。
圖6B是接著圖5B來說明第一實施例的部分構成的制造方法的一個工序的截面圖；圖7A是接著圖6A來說明第一實施例的主要構成的制造方法的一個工序的截面圖；圖7B是接著圖6B來說明第一實施例的部分構成的制造方法的一個工序的截面圖；圖8A是接著圖7A來說明第一實施例的主要構成的制造方法的一個工序的截面圖；圖8B是接著圖7B來說明第一實施例的部分構成的制造方法的一個工序的截面圖；圖9A是接著圖8A來說明第一實施例的主要構成的制造方法的一個工序的截面圖；圖9B是接著圖8B來說明第一實施例的部分構成的制造方法的一個工序的截面圖；圖10是表示第一實施例的第一變形例的制造方法的一個工序的截面圖；圖11是接著圖10來表示第一變形例的制造方法的一個工序的截面圖；圖12是表示第一實施例的第二變形例的主要構成的截面圖；圖13是表示第二實施例的主要構成的截面圖；圖14是說明第二實施例的主要構成的制造方法的一個工序的截面圖；圖15是接著圖14來說明第二實施例的主要構成的制造方法的一個工序的截面圖；圖16是接著圖15來說明第二實施例的主要構成的制造方法的一個工序的截面圖；圖17是接著圖16來說明第二實施例的主要構成的制造方法的一個工序的截面圖；圖18是接著圖17來說明第二實施例的主要構成的制造方法的一個工序的截面圖；圖19是接著圖18來說明第二實施例的主要構成的制造方法的一個工序的截面圖；圖20是接著圖19來說明第二實施例的主要構成的制造方法的一個工序的截面圖；圖21是表示現有的半導體器件的一例的截面圖；圖22是表示現有的半導體器件的另一例的截面圖。
第一實施例使用圖1所示的截面圖來說明本發明的第一實施例。圖1是適應于NOR型高速存儲器的例子。在圖1中，在半導體襯底1上的存儲器單元晶體管2、高壓PMOS晶體管3、高壓NMOS晶體管4中，形成例如厚度為80nm的氮化硅，作為薄的第一側壁。而且，雖然以下的說明針對的是形成在半導體襯底上的情況，實際上也包含形成在半導體襯底上所形成的阱中的情況。
其中，在圖1中的存儲器單元晶體管2中，夾在作為源極/漏極擴散層的N+擴散層5a、5b中的是柵極9。柵極9在半導體襯底1上具有跨過N+擴散層5a、5b而形成的隧道氧化膜31、其上的浮動柵極16、其上的中間多層絕緣膜32、其上的控制柵極17。而且，在柵極9的周圍形成有氧化硅膜29、第一側壁7和第二側壁82。而且，由淺溝道隔離30把存儲器單元晶體管2與其他元件分離開來。
高壓PMOS晶體管3有被P-擴散層35a、35b夾住的柵極，該柵極具有在半導體襯底1上跨過P-擴散層35a、35b而形成的厚的柵極氧化膜33和其上的柵極電極13。在柵極周圍形成厚度與存儲器單元2的側壁29、7、82的合計厚度相等的氧化硅膜29、第一側壁10、第二側壁82。而且，在P-擴散層35a，35b的上方，在與柵極隔開的方向上形成P+擴散層11a，11b。
高壓NMOS晶體管4有被N-擴散層36a，36b夾住的柵極，該柵極具有在半導體襯底1上跨過N-擴散層36a、36b而形成的厚的柵極氧化膜34和其上的柵極電極18。在柵極周圍形成厚度與存儲器單元2相同厚度的氧化硅膜29、第一側壁47、第二側壁82。而且，在與N-擴散層36a，36b隔開的方向上形成N+擴散層6a，6b。
高壓NMOS晶體管4的N+擴散層6a，6b是以氧化硅膜29和第一側壁47作為掩模分別滲入N型摻雜劑而得到的，只有從氧化硅膜29和第一側壁47的外側熱擴散進去的那部分N型摻雜劑到達氧化硅膜29和第一側壁47之下的半導體襯底1內形成了N+擴散層6a、6b。
存儲器單元晶體管2的N+區域5a，5b是以柵極9作為掩模而滲入N型摻雜劑而得到的，只有從柵極邊緣即隧道氧化膜31的端部熱擴散進入的那部分N型摻雜劑到達隧道的內側形成了N+區域5a、5b。
在高壓PMOS晶體管3中，圖1所示的氧化硅膜29、第一側壁10和第二側壁82具有與存儲器單元晶體管2、高壓NMOS晶體管4相同的結構、厚度。但是，P+擴散層區域11a，11b是越過在制造過程中出現的第二側壁82以及在后面說明的制造過程中所使用的掩模即第三側壁(在圖1中未圖示)而滲入形成的，相對于柵極13比高壓NMOS晶體管4的N+區域6a，6b向外側形成。
在高壓PMOS晶體管3中，在與薄的第一側壁10外側的第二側壁82的表面相對應的位置上形成P+擴散層11a，11b。即，LDD長度14比高壓NMOS晶體管4的長。該第一側壁10的厚度約為80nm，包括氧化硅膜29的厚度約20nm和第二側壁82的厚度約40nm的合計厚度為約140nm。該厚度比圖21所示的現有技術的側壁膜厚200nm更薄。
由于接觸孔15與柵極電極13的距離也能小于現有技術，因此，與周邊電路的低壓NMOS晶體管和存儲器單元2相同，能夠縮小圖形面積。
也就是說，與現有技術的例子相比，能夠使晶體管在保持同樣的高壓的同時把面積縮小百分之十幾，從而達到高集成化。而且，由于減小了側壁厚度，即使擴散層全體的體積變小，向半導體襯底表面的露出面積不會變小，因此，能夠把將要獲得擴散層與布線的接觸的擴散層面積維持在必要的程度上。
此外，在高壓NMOS晶體管4中，由于N-擴散層36a，36b的半導體襯底1的表面上的區域(即LDD長度)的部分變短，則寄生電阻也變小。
這樣，能夠形成例如耐11V高的電壓的高壓晶體管。
在此，在高壓PMOS晶體管3中，把氧化硅膜29、第一側壁10和第二側壁82稱為LDD側壁。它們是為了在形成作為LDD區域的P-擴散層35a，35b之后被作為掩模、留下LDD長度14而形成P+擴散層11a、11b用的。
而在高壓NMOS晶體管4中，則意味著為了在形成LDD區域的N-擴散層36a，36b之后形成N+擴散層6a，6b，把氧化硅膜29和第一側壁47作為掩模使用。
在現有技術中，特別是在存儲器單元區域中，存儲器單元晶體管相互間的距離小于其他周邊區域中的晶體管間距，在設置接觸的空間上沒有余量。在本實施例中，通過使所有的晶體管的側壁都相同且薄膜化，能夠使設置擴散層的接觸的空間進一步變大。
其中，在圖2中表示了存儲器單元區域50和周邊晶體管區域51的配置截面圖。在此，對應于P型半導體襯底1中形成的存儲器單元區域50和周邊晶體管區域51分別設置了N阱52、53。
在存儲器單元區域50的N阱52中設置了P阱49。在該P阱49中構成了多個存儲器單元54。
在周邊晶體管區域51中設置高壓晶體管群55和低壓晶體管群56。高壓晶體管群55具有設在P阱57中的多個NMOS晶體管(在此權圖示了一個柵極58)和設在N阱53中的多個PMOS晶體管(在此僅圖示了一個柵極61)。
低壓晶體管群56具有設在P阱60中的多個NMOS晶體管61和設在N阱53中的多個PMOS晶體管62。
低壓晶體管的截面結構表示在圖3中。在此，低壓PMOS晶體管62和低壓NMOS晶體管61分別為與高壓PMOS晶體管和高壓NMOS晶體管相同的柵極結構。
在低壓PMOS晶體管62中，P-擴散層63a，63b的一端分別從側壁10而形成在隧道內側，P+擴散層64a，64b形成在側壁10的外側的第二側壁82的外側。
低壓PMOS晶體管62的柵極氧化膜67和低壓NMOS晶體管61的柵極氧化膜68比圖1所示的高壓PMOS晶體管3的柵極氧化膜33和高壓NMOS晶體管4的柵極氧化膜34的厚度更薄而形成。
而且，高壓PMOS晶體管3的柵極電極13和氧化硅膜29、第一側壁10及第二側壁82下的P-擴散層35a，35b從柵極電極13下向P+擴散層11a，11b方向延伸的LDD長度14形成得長于高壓NMOS晶體管4的柵極電極18、氧化硅膜29、第一側壁47及第二側壁82下的N-擴散層36a，36b從柵極電極18下向N+擴散層6a，6b方向延伸的長度。其中，存儲器單元晶體管2的隧道氧化膜31的厚度與低壓晶體管61、62的柵極氧化膜67、68厚度相同。
在高壓PMOS晶體管3中，由于作為P型雜質的硼離子的擴散率高于作為N型雜質的砷離子的擴散率，因此，當LDD長度14較短時，在其后直至半導體器件完成之間的熱工序中，來自P+擴散層11a，11b的P+離子深入到LDD區域35a，35b中，LDD長度變短，難于得到必要的耐壓。但是，在本實施例中，如后面詳細說明的那樣，把在第二側壁82的外側所形成的第三側壁用作為掩模，來形成P+擴散層11a，11b，由此，來確保在維持耐壓中所需要的LDD長度14。
該第三側壁部分在P+擴散層11a，11b形成之后被除去，而把除去之后的空間作為接觸孔15用的空間來使用，由此，能夠在柵極電極13附近形成接觸孔15，因此，來謀求高集成化。
下面參照圖4A～圖9B來詳細說明圖1所示的第一實施例中的半導體器件的制造方法。
首先，如圖4A所示的那樣，在半導體襯底1上由元件分離區域30所分離的區域中，形成存儲器單元2的隧道氧化膜31、浮動柵極16、中間多層絕緣膜32和控制柵極17、高壓PMOS晶體管3的柵極氧化膜33。同時，形成高壓NMOS晶體管4的柵極氧化膜34、高壓PMOS晶體管3的柵極電極13、高壓NMOS晶體管4的柵極電極18，然后，對各個柵極電極16(17)、13、18自對準地進行所希望的離子注入、擴散。由此，形成高壓PMOS晶體管3的源極/漏極(P-區域)35a，35b和高壓NMOS晶體管4的源極/漏極(N-區域)36a，36b。
另一方面，在存儲器單元晶體管2中，在存儲器單元的控制柵極電極17的源極/漏極區域中形成N+擴散層5a，5b。不用說，這些N型摻雜劑、P型摻雜劑不能同時滲入，因此，當各個N、P型離子注入時，通過光致抗蝕劑來區別所滲入的區域。
接著，如圖4B所示的那樣，形成低壓PMOS晶體管37的柵極氧化膜39和低壓NMOS晶體管38的柵極氧化膜40，形成低壓PMOS晶體管37的柵極電極41和低壓NMOS晶體管38的柵極電極42。
然后，對各個柵極電極41，42，自對準地進行所希望的離子注入、擴散，在形成低壓PMOS晶體管37的源極/漏極(P+區域)43a，43b的同時，形成低壓NMOS晶體管38的源極/漏極(N+區域)44a，44b。
而且，該低壓PMOS晶體管37的源極/漏極(P+區域)43a，43b與高壓PMOS晶體管3的源極/漏極(P-區域)35a，35b同時進行離子注入。而低壓NMOS晶體管38的源極/漏極(N+區域)44a，44b與高壓NMOS晶體管4的源極/漏極(N-區域)36a，36b同時進行離子注入。
其中，低壓PMOS晶體管37和低壓NMOS晶體管38的柵極氧化膜39、40的膜厚薄于高壓PMOS晶體管3和高壓NMOS晶體管4的柵極氧化膜33、34。
然后，在各個晶體管的柵極電極的表面和源極/漏極區域表面上形成膜厚約為10nm的后氧化膜45。
接著，如圖5A和圖5B所示的那樣，在后氧化膜45上淀積約10～20nm厚的氧化硅膜29來作為側壁加工的限制部，然后，為了形成第一側壁，把氮化硅膜46淀積到約80nm。在此，在圖5A，5B中僅表示了氧化硅膜29，但是，該氧化硅膜29包含上述后氧化膜45。
接著，如圖6A和圖6B所示的那樣，通過各向異性腐蝕有選擇地腐蝕氮化硅膜46，而在各個柵極電極的側面上進行側壁遺留處理，分別形成相同厚度的第一側壁47。
接著，如圖7A所示的那樣，在高壓NMOS晶體管4中，越過第一側壁47而進行N+離子的滲入，形成N+擴散層6a，6b。此時，為了不受摻入的影響，在高壓PMOS晶體管3和存儲器單元部2上由未圖示的光致抗蝕劑進行覆蓋。
此時，如圖7B所示的那樣，同時在低壓NMOS晶體管38中，越過第一側壁47而進行N+的滲入，形成N+擴散層66a，66b。此時，為了不受摻入的影響，同樣在低壓PMOS晶體管37上由未圖示的光致抗蝕劑進行覆蓋。即，低壓NMOS晶體管38的N+擴散層66a，66b與高壓NMOS晶體管4的N+擴散層6a，6b同時進行離子注入。
接著，在整個表面上淀積約40nm的氮化硅膜82。該膜82成為以后的接觸加工時的限制部，同時，也成為以后進行的P+離子滲入時的第二側壁。
再在其上的整個表面上淀積約50nm的成為第三側壁的氧化硅膜12。
接著，如圖8A和圖8B所示的那樣，對氧化硅膜12的整個表面進行相對于氮化硅膜82取得選擇比的各向異性腐蝕，來進行氧化硅膜12的側壁遺留處理，形成第三側壁19。此時，氮化硅膜82與由進行了側壁遺留的氧化硅膜12所產生的第三側壁19的厚度之和能夠形成具有足夠的高壓PMOS晶體管3的結耐壓的LDD長度14。
接著，把由該側壁材料的氧化硅膜12所構成的第三側壁19作為掩模，向高壓PMOS晶體管3和低壓PMOS晶體管37進行P+離子注入，分別形成P+擴散層區域11a，11b和P+擴散層區域48a，48b。此時，由光致抗蝕劑覆蓋存儲器單元晶體管2、高壓NMOS晶體管4和低壓NMOS晶體管38，以防P型離子滲入。
接著，如圖9A和圖9B所示的那樣，用例如氟化氨來腐蝕除去氮化硅膜82上的由氧化硅膜構成的第三側壁19。由此，存儲器單元晶體管2、高壓PMOS晶體管3、高壓NMOS晶體管4、低壓PMOS晶體管37、低壓NMOS晶體管38的柵極側壁的形狀都成為氧化硅膜29、47合在一起的膜厚相同的側壁。
然后，如圖1所示的那樣，在整個表面上通過CVD等方式覆蓋層間絕緣膜85之后，在該層間絕緣膜85上開出到達各個晶體管的源極/漏極擴散層的接觸孔，在此埋入鎢等導電材料，形成接觸銷15，按圖1所示的那樣連接所希望的布線層81，得到包含構成存儲器單元晶體管2和周邊電路的晶體管3、4的NOR型高速存儲器。
在圖9A、圖9B的制造工序的說明中，在通過P型離子滲入而形成PMOS晶體管3，37的P型高濃度擴散層11a，11b，48a，48b之后，除去了第三側壁19，但是，在該階段中也可以不除去而留下第三側壁19。這是因為如果該第三側壁19由在接觸腐蝕時沒有選取選擇比的物質所形成，在其后的接觸腐蝕工序中，能夠部分地除去該第三側壁19。在此情況下，能夠減小接觸孔與各個晶體管的柵極電極的間隔。
如上述那樣，在本實施例中，制作3種LDD側壁。其中的兩種是作為高壓PMOS晶體管3、37的LDD長度而起作用的成為高摻雜的掩模的第三側壁19。即，PMOS(低壓、高壓兩者)晶體管3，37的P+擴散層11a，11b，48a，48b從第三側壁19的外側進行離子注入，從而延長了沿著P-擴散層35a，35b，43a，43b的襯底1的表面的長度(LDD長度)、提高了結耐壓，同時，在NMOS區域的NMOS晶體管4，38中，通過從第一側壁47的外側離子注入N+雜質，縮短了低濃度擴散層6a，6b，44a，44b的溝道長度方向的表面長度即LDD長度，從而防止了寄生阻抗的上升。
根據該實施例，在制造工序過程中柵極側壁成為三層的高壓PMOS晶體管3中，從P+擴散層11a，11b至P-擴散層35a，35b的前端的LDD長度14長于高壓NMOS晶體管4的LDD長度。
另一方面，由于側壁17，29的合計厚度比現有技術的薄，則存儲器單元晶體管2的柵極電極16，17與接觸銷15之間的距離能縮短相應的程度，從而能夠減小單元面積。
同樣由于側壁17，29的合計厚度比現有技術薄，高壓NMOS晶體管4的N-擴散層36a，36b的部分能夠比現有技術的短，抑制了寄生電阻，不會使電流驅動能力降低。
而且，第三側壁19可以僅通過氧化硅膜的淀積和其側壁遺留腐蝕而形成，與現有技術相比，不會追加平版印刷工序，從而把工序數量的增加抑制在最小限度上。
作為第三側壁19的材料，并不僅限于氧化硅膜，如果是能取得與在側壁除去時其他的不應除去的材料的選擇比的材料，就不僅限于氧化硅膜。
此外，在高壓NMOS晶體管4中，雖然高濃度擴散層6a，6b不是以第二側壁47作為掩模來形成的，當使用砷之外的雜質來形成時，也可以與高壓PMOS晶體管3一樣，把第二側壁47作為掩模來形成高濃度摻雜層6a，6b。在此情況下，與高壓PMOS晶體管3相同，能夠在高壓NMOS晶體管4中實現高壓化。
第一實施例的第一變形例也有如圖10所示的情況相鄰存儲器單元70，71的具有各個浮動柵極16、絕緣膜32、控制柵極17的層疊結構的柵極90，91的間隔較小，作為第三側壁的氧化硅膜12無間隙地埋入在多個存儲器單元的柵極之間。
在此情況下，在圖8A所示的工序中進行了形成P+擴散層11a，11b的離子注入之后，不除去氮化硅膜82上的氧化硅膜的第三側壁19，如圖11所示的那樣，在氧化硅膜12上厚厚地淀積一層CVD絕緣膜8。
在此情況下，由于在柵極90，91之間沒有間隙地埋入了氧化硅膜12，因此，在氧化硅膜12中不產生空間，在以后的開接觸孔的工序中，僅腐蝕必要接觸的部分。
此時，由于在存儲器單元部中柵極之間狹窄，側壁中使用的氧化膜12成為埋入在柵極·柵極之間的形狀，因此，之后在埋入淀積在柵極電極上的CVD絕緣膜時沒有障礙。
而且，側壁12、CVD絕緣膜8是氧化硅膜，因此，在后續工序的接觸RIE中，也能夠在相同條件下執行RIE。
第一實施例的第二變形例在第一實施例中，如圖1所示的那樣，表示了高壓PMOS晶體管3和高壓NMOS晶體管4的柵極13，18的高度形成為低于作為存儲器單元2的層疊16，17的柵極9的高度的情況。
其中，如圖12所示的那樣，以與存儲器單元部2的柵極9的高度大致相等的高度，來設定高壓PMOS晶體管3的柵極20的高度和高壓NMOS晶體管4的柵極21的高度。
在此情況下，除了存儲器單元晶體管2的柵極9之外，相當于浮動柵極16的多晶硅層和相當于控制柵極17的多晶硅層之間不夾著絕緣膜而被層疊在一起。
第二實施例在圖13中表示了本發明的第二實施例。圖13是與第一實施例相同而適合于NOR型高速存儲器的例子。形成例如80nm的薄的氮化硅層作為存儲器單元2的側壁7和高壓晶體管75的第一側壁10。
高壓NMOS晶體管4的N+擴散層區域6a，6b是由越過薄的第一側壁47的N型摻雜劑離子滲入而得到的，只由從第一側壁47的外側進行熱擴散而伸入到溝道內側的那部分形成。存儲器單元晶體管2的高濃度擴散層區域5a，5b使用柵極9通過自對準滲入進去，僅由從柵極邊緣進一步通過熱擴散而延伸到溝道內側的那部分形成。
在高壓PMOS晶體管75中，使用的側壁10的結構、厚度與存儲器單元的側壁7、NMOS晶體管4的側壁47相同。P+擴散層76a，76b是越過第二側壁82和與圖8A的第三側壁19相對應的未圖示的第三側壁滲入而得到的，與高壓NMOS晶體管4的N+擴散層6a，6b相比，相對于柵極電極13而更寬地延伸到外側。由此，形成在比第二側壁82更外側的地方。
另一方面，高壓NMOS晶體管4的N-擴散層區域36a，36b在柵極電極18加工后，使用柵極電極18自對準地進行滲入，只是由從柵極邊緣18熱擴散的那部分伸到溝道區域內形成的。與此相對，在高壓PMOS晶體管75中，P+擴散層區域77a，77b是越過第一側壁10滲入而得到的，只是由從由氮化硅層所形成的第一側壁10的內側邊緣熱擴散的那部分向著溝道方向延伸形成的。
因此，和第一實施例相比，高壓PMOS晶體管75的P+擴散層區域77a，77b向柵極13下的溝道內伸入得少一些，襯底1的表面區域中的P+擴散層區域77a，77b的LDD長度94短于第一實施例中的高壓PMOS晶體管3中的LDD長度14。
即，與第一實施例相比，有效溝道長度只延長了這個變短的部分，擊穿耐壓和短溝道效應特性上升了。或者，由于能夠縮小柵極電極13的長度，與現有的高壓PMOS晶體管相比，能夠縮小面積。而且，對于高壓晶體管4的結構，與第一實施例相同。
下面參照圖14～圖20來詳細說明圖13所示的第二實施例的結構中的非易失性半導體存儲器件的制造方法。
首先，如圖14所示的那樣，在半導體襯底1上形成元件分離區域30和存儲器單元晶體管2的隧道氧化膜31、浮動柵極16和中間多層絕緣膜32及高壓PMOS晶體管75的氧化膜33、高壓NMOS晶體管4的氧化膜34、存儲器單元晶體管2的控制柵極電極17、高壓PMOS晶體管75的柵極電極13、高壓NMOS晶體管4的柵極電極18。接著，相對于存儲器單元晶體管2、高壓NMOS晶體管4的各個柵極9、18自對準地進行所希望的離子注入、擴散，形成源極/漏極5a，5b，36a，36b。
接著，在各個控制柵極17、13、18的表面和包含源極/漏極區域的襯底1的表面上形成膜厚約10nm的后氧化膜45。作為高壓NMOS晶體管4的源極/漏極而形成N-擴散層36a，36b。
另一方面，在存儲器單元晶體管2的源極/漏極區域中形成N+擴散層5a，5b。它們在各離子注入時由光致抗蝕劑進行區別，以便僅注入到所需滲入的區域中。
接著，如圖15所示的那樣，在柵極后氧化膜45上淀積約10～20nm的氧化硅膜29作為側壁加工的限制部，然后，為了形成第一側壁10，而淀積約80nm的氮化硅膜46。在圖15中，為了簡化圖面，省略了柵極后氧化膜45，而僅表示了氧化硅膜29，但是，實際上，這是膜45、29的兩層結構。
接著，如圖16所示的那樣，通過各向異性腐蝕而有選擇地腐蝕氮化硅膜46，在各個浮動柵極16、17、13、18的側面上進行側壁遺留，以便于分別殘留相同厚度的側壁7、10、47。
然后，如圖17所示的那樣，在高壓PMOS晶體管75中，越過第一側壁10而進行P+摻雜劑的滲入，形成P型低濃度擴散層區域77a，77b。此時，在存儲器單元晶體管2和高壓NMOS晶體管4上用光致抗蝕劑進行覆蓋，以防滲入。
接著，在存儲器單元晶體管2和高壓NMOS晶體管4中，越過各自的第一側壁7、47來進行N+摻雜劑的滲入，分別形成N+擴散層5a，5b，6a，6b。此時，在高壓PMOS晶體管75上用光致抗蝕劑進行覆蓋，以防滲入。
接著，如圖18所示的那樣，在襯底1的整個表面上淀積約40nm的氮化硅膜82。該膜82成為加工用于在圖13的層間絕緣膜85中形成接觸銷15的接觸孔時的限制部，同時，也作為后面進行的P+滲入時的第二側壁來使用。
再在該膜82上的整個表面上淀積約50nm厚的用于形成第三側壁的氧化硅膜12。
接著，如圖19所示的那樣，對氧化硅膜12的整個表面進行對氮化硅膜82取選擇比的各向異性腐蝕，由氧化硅膜12形成第三側壁19。此時，氮化硅膜82和由氧化硅膜12形成的第三側壁19的厚度之和能夠形成高壓PMOS晶體管75的具有足夠結耐壓的P+擴散層區域77a，77b的LDD長度94。
然后，把作為該側壁遺留的氧化硅膜的第三側壁19作為掩模，進行形成P+擴散層76a，76b的離子注入。此時，在存儲器單元晶體管2和高壓NMOS晶體管4上用光致抗蝕劑進行覆蓋，以防滲入。
接著，如圖20所示的那樣，通過例如氟化氨來腐蝕除去氮化硅膜82上的氧化硅膜形成的第三側壁19。由此，存儲器單元、NMOS晶體管、PMOS晶體管所有的這些晶體管的柵極側壁的形狀都成為與氮化硅的大致相同膜厚的側壁。
然后，如圖13所示的那樣，在襯底1的整個表面上通過CVD等方式來覆蓋層間絕緣膜85，然后，開出接觸孔，在其中埋入鎢等導電材料，由此而形成接觸銷15，連接所希望的布線電極81，而得到NOR型高速存儲器。
而且，低壓PMOS晶體管和低壓NMOS晶體管用與第一實施例相同的制造方法來制造，因此，在此省略了用圖進行的說明。
根據該實施例，在制造工序過程中側壁為三層的高壓PMOS晶體管75中，從P+擴散層76a，76b至P+擴散層區域77a，77b的前端的LDD長度94比高壓NMOS晶體管4的長。另一方面，存儲器單元晶體管2的柵極9與接觸銷15之間的距離薄于現有技術中的側壁的厚度，因此，存儲器單元晶體管2的柵極9與接觸銷15之間的距離變短，能夠減小存儲器單元面積。而且，高壓NMOS晶體管4的N-擴散層36a，36b的部分因薄的側壁47、82的合計厚度能夠比現有技術還短，因此，能抑制寄生電阻，而不會使電流驅動能力降低。
而且，高壓PMOS晶體管75的有效溝道長度比現有技術的長，與現有技術相比，能夠提高擊穿耐壓和短溝道效應特性。或者，由于能夠縮小柵極電極13的長度，因此，與現有例子的高壓PMOS晶體管相比，能夠縮小面積。
而且，與現有技術相比，不需要追加平版印刷工序，因此，工序數量的增加僅限于氧化硅膜的淀積及其側壁遺留腐蝕。與具有同樣效果的公知例子相比，在能把工序數量抑制在最小限度上等方而，本實施例也具有與第一實施例相同的效果。
此外，本實施例能夠原樣地用于第一實施例的變形例子。
在上述各個實施例中，以非易失性半導體存儲器件為例來進行了說明，但是，本發明并不僅限于此，如果是具有高壓晶體管的半導體器件，在邏輯LSI和存儲器混合的邏輯LSI等器件中也能適用。
根據本發明的實施例，能夠維持高壓PMOS晶體管的結耐壓，并且，能夠減小NMOS晶體管和存儲器單元晶體管中的接觸部與柵極的距離，從而能夠縮小圖形尺寸。
此外，能夠抑制高壓PMOS晶體管的短溝道效應、延長溝道長度。
而且，與其他的兩層側壁工藝相比，能夠在不增加平版印刷工序的情況下制造設有雙層側壁的半導體器件。
雖然已經對本發明的優選實施例進行了描述和說明，但是，應當知道，本領域的技術人員可以在不背離本發明的精神的條件下進行變化和變型，本發明的范圍由權利要求書限定。
權利要求
1.一種半導體器件，包括第一晶體管，具有在半導體襯底上形成的第一柵極、在該第一柵極周圍的上述半導體襯底表面上形成的第一低濃度擴散層、在該第一低濃度擴散層的周圍的上述半導體襯底表面上形成的第一高濃度擴散層、在該第一柵極周圍形成的第一柵極側壁；第二晶體管，具有在上述半導體襯底上形成的第二柵極、在該第二柵極周圍的上述半導體襯底表面上形成的第二低濃度擴散層、在該第二低濃度擴散層的周圍的上述半導體襯底表面上形成的第二高濃度擴散層、在該第二柵極周圍形成的具有與上述第一晶體管的第一柵極側壁相同厚度的第二柵極側壁；其中，從上述半導體襯底表面上的上述第二柵極至第二高濃度擴散層的第二低濃度擴散層的尺寸大于從上述半導體襯底表面上的上述第一柵極至第一高濃度擴散層的第一低濃度擴散層的尺寸。
2.根據權利要求1所述的半導體器件，其特征在于，上述第一低濃度擴散層是N型低濃度擴散層，上述第一高濃度擴散層是N型高濃度擴散層，上述第一晶體管是N型晶體管，上述第二低濃度擴散層是P型低濃度擴散層，上述第二高濃度擴散層是P型高濃度擴散層，上述第二晶體管是P型晶體管。
3.根據權利要求2所述的半導體器件，其特征在于，進一步包括第三N型晶體管和第四P型晶體管，上述第一、第二晶體管為高壓晶體管，上述第三、第四晶體管為低壓晶體管。
4.根據權利要求1所述的半導體器件，其特征在于，進一步包括存儲器單元晶體管，該存儲器單元晶體管具有在上述半導體襯底上形成的第三柵極、在該第三柵極周圍的上述半導體襯底中形成的第三高濃度擴散層、在該第三柵極周圍形成的與上述第一、第二柵極側壁厚度大致相等的第三柵極側壁。
5.根據權利要求3所述的半導體器件，其特征在于，進一步包括存儲器單元晶體管，該存儲器單元晶體管具有在上述半導體襯底上形成的第三柵極、在該第三柵極周圍的上述半導體襯底中形成的第三高濃度擴散層、在該第三柵極周圍形成的與上述第一、第二柵極側壁厚度大致相等的第三柵極側壁。
6.根據權利要求5所述的半導體器件，其特征在于，上述存儲器單元晶體管的第三柵極具有起電荷蓄積層作用的浮動柵極、在該浮動柵極上形成的控制柵極、在上述浮動柵極與控制刪極之間形成的絕緣層。
7.根據權利要求5所述的半導體器件，其特征在于，上述存儲器單元晶體管為非易失性存儲元件，上述第一晶體管為具有第1 LDD結構的N型MOS晶體管，上述第二晶體管為具有第2 LDD結構的P型MOS晶體管，上述第2 LDD結構的LDD長度比上述第1 LDD結構的長。
8.一種半導體器件的制造方法，包括下列步驟在半導體襯底上形成第一晶體管的柵極和第二晶體管的柵極；以上述第一晶體管的柵極作為掩模、在上述半導體襯底中形成第一低濃度擴散層；以上述第二晶體管的柵極作為掩模、在上述半導體襯底中形成第二低濃度擴散層；在上述第一晶體管和第二晶體管的各個柵極中分別形成相同厚度的柵極側壁；以上述第一晶體管的柵極側壁作為掩模、在上述半導體襯底中形成與第一低濃度擴散層相鄰的第一高濃度擴散層；在上述第二晶體管的柵極側壁上形成掩模側壁；以該掩模側壁作為掩模、在上述半導體襯底中形成與第二低濃度擴散層相鄰的第二高濃度擴散層；以及除去上述掩模側壁。
9.根據權利要求8所述的半導體器件的制造方法，其特征在于，上述第一低濃度擴散層是N型低濃度擴散層，上述第一高濃度擴散層是N型高濃度擴散層，上述第一晶體管是N型晶體管，上述第二低濃度擴散層是P型低濃度擴散層，上述第二高濃度擴散層是P型高濃度擴散層，上述第二晶體管是P型晶體管。
10.根據權利要求8所述的半導體器件的制造方法，其特征在于還包括下列步驟，在上述半導體襯底上形成存儲器單元晶體管的第三柵極；在上述第三柵極周圍的上述半導體襯底中形成第三高濃度擴散層；在該第三柵極周圍形成厚度與上述第一、第二柵極側壁大致相等的第三柵極側壁。
11.根據權利要求9所述的半導體器件的制造方法，其特征在于，作為上述存儲器單元晶體管，形成作為電荷蓄積層的浮動柵極、形成在該浮動柵極上的控制柵極、形成在上述浮動柵極與控制柵極之間的絕緣層。
12.根據權利要求8所述的半導體器件的制造方法，其特征在于，上述存儲器單元晶體管是非易失性存儲器元件，上述第一晶體管是具有第一LDD結構的N型MOS晶體管，上述第二晶體管是具有第二LDD結構的P型MOS晶體管，上述第二LDD結構具有長于第一LDD結構的LDD長度。
13.根據權利要求8所述的半導體器件的制造方法，其特征在于還包括下列步驟，在半導體襯底上形成作為上述第二晶體管的高壓PMOS晶體管的柵極和作為第一晶體管的高壓NMOS晶體管的柵極；以上述高壓NMOS晶體管的柵極作為掩模、在上述半導體襯底中形成N-擴散層；在上述高壓PMOS晶體管和高壓NMOS晶體管的各個柵極中形成大致相同厚度的上述柵極側壁；以上述高壓NMOS晶體管的柵極側壁作為掩模、在上述半導體襯底中形成N+擴散層；以上述高壓PMOS晶體管的柵極側壁作為掩模、在上述半導體襯底中形成P-擴散層；在上述高壓PMOS晶體管和高壓NMOS晶體管的第一側壁上形成厚度大致相同的上述掩模側壁；使用上述高壓PMOS晶體管的掩模側壁來在上述半導體襯底中形成P+擴散層。
14.一種半導體器件的制造方法，包括下列步驟在半導體襯底上形成高壓晶體管用的第一柵極絕緣膜；形成膜厚比上述第一柵極絕緣膜薄的低壓晶體管用的第二柵極絕緣膜；層疊成為柵極電極的導電材料，通過依次腐蝕來選擇性地進行刻圖，而形成層疊柵極結構；向半導體襯底導入第一導電類型的雜質；淀積第一側壁材料；通過各向異性腐蝕來有選擇地腐蝕上述第一側壁材料，在上述柵極電極的側面形成第一側壁；向上述半導體襯底的第一MOS晶體管區域中導入濃度比第二導電類型雜質擴散層高的雜質；淀積第二側壁材料和與第二側壁材料不同的第三側壁材料；通過各向異性腐蝕來有選擇地腐蝕第三側壁材料，在上述第二側壁的側面形成第三側壁，以上述第三側壁作為掩模、向半導體襯底的第二MOS晶體管區域中導入第一導電類型雜質；除去第三側壁；在上述半導體襯底整個表面上淀積層間絕緣膜，以及在上述層間絕緣膜中有選擇地形成接觸孔。
15.一種半導體器件的制造方法，包括下列步驟在半導體襯底上形成元件分離區域，形成存儲器單元用的隧道氧化膜、浮動柵極電極和中間多層絕緣膜，在半導體襯底上形成高壓晶體管用的第一柵極絕緣膜，形成膜厚比上述第一柵極絕緣膜薄的低壓晶體管用的第二柵極絕緣膜，層疊成為控制柵極電極和柵極電極的導電材料，通過依次腐蝕來選擇性地對上述控制柵極電極和中間多層絕緣膜以及浮動柵極進行刻圖，有選擇地對周邊電路區域的柵極電極進行刻圖，向存儲器單元區域、周邊電路區域的半導體襯底導入第二導電類型的雜質，淀積第一側壁材料，通過各向異性腐蝕來有選擇地腐蝕上述第一側壁材料，而在上述柵極電極的側面上形成第一側壁，向上述半導體襯底的第一MOS晶體管區域中導入濃度比上述第二導電類型雜質擴散層高的雜質，淀積第二側壁材料和與第二側壁材料不同的第三側壁材料，通過各向異性腐蝕有選擇地腐蝕第三側壁材料，在上述第二側壁的側面形成第三側壁，以上述第三側壁作為掩模、向半導體襯底的第二MOS晶體管區域中導入第一導電類型雜質，除去第三側壁，在上述半導體襯底整個表面上淀積層間絕緣膜，在上述層間絕緣膜中有選擇地形成接觸孔，形成金屬布線，以及在金屬布線上形成絕緣膜。
16.一種半導體器件的制造方法，包括下列步驟在半導體襯底上形成元件分離區域，在上述半導體襯底上形成高壓晶體管用的第一柵極絕緣膜，形成膜厚比上述第一柵極絕緣膜薄的低壓晶體管用的第二柵極絕緣膜，層疊成為柵極電極的導電材料，通過腐蝕有選擇地進行刻圖，向第一MOS晶體管的的半導體襯底導入第二導電類型的雜質，淀積第一側壁材料，通過各向異性腐蝕來有選擇地腐蝕上述第一側壁材料，而在上述柵極電極的側面上形成第一側壁，以上述第一側壁作為掩模、向上述第二MOS晶體管區域中導入第一導電類型的雜質，向半導體襯底的第一MOS晶體管區域中導入濃度比第二導電類型雜質擴散層高的雜質，淀積第二側壁材料和與第二側壁材料不同的第三側壁材料，通過各向異性腐蝕來有選擇地腐蝕第三側壁材料，在上述第二側壁的側面形成第三側壁，向半導體襯底的第二MOS晶體管區域中導入濃度比上述第一導電類型雜質擴散層高的第一導電類型雜質，除去第三側壁，在上述半導體襯底整個表面上淀積層間絕緣膜，以及在上述層間絕緣膜中有選擇地形成接觸孔。
17.根據權利要求16所述的半導體器件的制造方法，其特征在于，還包括下列步驟在上述半導體襯底上形成元件分離區域、存儲器單元用的隧道氧化膜、浮動柵極電極和中間多層絕緣膜，在上述接觸孔上形成至少一層金屬布線，以及在上述金屬布線上形成絕緣膜。
18.一種半導體器件的制造方法，包括下列步驟向半導體襯底導入第一導電類型的雜質，在存儲器單元區域中形成隧道氧化膜、浮動柵極，在周邊電路區域中形成高壓晶體管用的第一柵極絕緣膜，形成膜厚比上述第一柵極絕緣膜薄的低壓晶體管用的第二柵極絕緣膜，形成存儲器單元用的中間多層絕緣膜，層疊成為控制柵極電極和柵極電極的導電材料，通過依次腐蝕來選擇性地對上述控制柵極電極、中間多層絕緣膜以及浮動柵極進行刻圖，有選擇地對周邊電路區域的柵極電極進行刻圖，向存儲器單元區域、周邊電路區域的半導體襯底導入第二導電類型的雜質，淀積第一側壁材料，通過各向異性腐蝕來有選擇地腐蝕上述第一側壁材料，而在上述柵極電極的側面上形成第一側壁，向上述半導體襯底的第二MOS晶體管區域中導入第一導電類型的雜質，向半導體襯底的第一MOS晶體管區域中導入濃度比上述第二導電類型雜質擴散層高的雜質，淀積第二側壁材料和與第二側壁材料不同的第三側壁材料，通過各向異性腐蝕來有選擇地腐蝕第三側壁材料，在上述第二側壁的側面形成第三側壁，向半導體襯底的第二MOS晶體管區域中導入濃度比上述第一導電類型雜質擴散層高的雜質，除去第三側壁，在襯底整個表面上淀積層間絕緣膜，在上述層間絕緣膜中有選擇地形成接觸孔，至少形成一層金屬布線，以及在上述金屬布線上形成絕緣膜。
全文摘要
本發明涉及半導體器件及其制造方法。半導體器件包括:第一晶體管,具有在半導體襯底上形成的第一柵極、在該第一柵極周圍形成的第一低濃度擴散層、在該第一低濃度擴散層的周圍形成的第一高濃度擴散層、在該第一柵極周圍形成的第一柵極側壁;第二晶體管,具有在半導體襯底上形成的第二柵極、在該第二柵極周圍形成的第二低濃度擴散層、在該第二低濃度擴散層的周圍形成的第二高濃度擴散層、在該第二柵極周圍形成的厚度與第一晶體管的第一柵極側壁相同的第二柵極側壁,第二低濃度擴散層從第二柵極至第二高濃度擴散層的尺寸大于第一低濃度擴散層從第一柵極至第一高濃度擴散層的尺寸。
文檔編號H01L29/78GK1354522SQ0114562
公開日2002年6月19日 申請日期2001年10月11日 優先權日2000年10月11日
發明者渡部浩, 成毛清美, 增田和紀 申請人:株式會社東芝