專利名稱：含有數據線位元切換傳輸晶體管的位元線感測放大器的制作方法
技術領域：
本發明是有關于存儲器集成電路的制造，特別是涉及到一種芯片面積最佳 化且強化寫入速度的，含有數據線位元切換傳輸晶體管的位元線感測放大器及 其制造方法。
背景技術：
一般而言，以存儲器集成電路方式建構的電子數據儲存裝置是由大量的存 儲單元以矩陣或陣列的列與行方式安排而組成。這些陣列被一定數量的輔助單 元(或稱為周邊電路)所包圍，以達成數據儲存作業所需。數據儲存作業是指該儲 存裝置中指定地址存儲單元的數據寫入及對應的數據讀取，這些動作都在讀/寫使能及列/行地址選通(strobe)信號的控制之下，其中列與行地址是由適當的解碼 內部存儲器地址而得。以下將描述范圍限縮到動態隨機存取存儲器(DRAM), 可涵括數據儲存應用裝置的大部分狀況，亦可更完整的解釋該電路的構成及運 作方式。以下以DRAM表示實體電路或數據單元與電路區塊。對應于這些操作， 在存儲器單元陣列的列與行之之外，尚有預充電電路與感測放大器(也可能被包 含在通用區塊中)具有對存儲單元進行讀取/寫入操作的輸入/輸出(I/O)閘功能。 其中，存儲單元可簡單的由一晶體管與一電容構成。其他功能區塊為數據緩沖 或特殊的數據輸入與數據輸出的數據I/O驅動區塊；存儲地址的地址緩沖可為列 與行共同或分開使用，稍后的案例包含有分開的列地址與行地址緩沖區塊；列(或 稱為字元線)解碼(及驅動)區塊與行解碼區塊用以解碼存儲器地址； 一周邊控制 電路區塊，用以實現計時及控制功能，亦稱為控制命令區塊，用以同時處理所 有輔助區塊的列與行地址選通信號及讀/寫使能信號的操作。上述信號包含有數 據輸入、數據輸出、存儲地址、列與行選通及讀/寫使能，通常分別由一數據總 線、 一地址總線及一控制總線傳遞。DRAM的存儲單元亦可由三晶體管電路或 更復雜的組態組成，多晶體管單元亦可用于靜態隨機存取存儲器陣列，這些將 不會特別在本文中分別描述。半導體存儲裝置中的感測放大器皆為一感測微信號的放大電路，微信號即 非常低的電壓或電流信號。典型的感測放大器為位元線感測放大器與I/O感測放大器。位元線感測放大器是用以感測位元線對上由存儲單元產生的微信號，I/O感測放大器是用以感測數據線對上傳輸的信號并加以放大。這些工作可經由額 外的控制單元而結合以單一電路進行。感測放大器有多種實施方式，可分類為電流型及電壓型，分別用以感測初始的電流差異或電壓差異。電流型感測;故大 器是用以放大位元線對上的電流差，當操作于低電壓及小振幅時效率最佳。隨 著半導體存儲器裝置的密度增加，其工作供應電壓與電流跟著降低，耗電量隨之減少。在以互補金屬氧化物半導體晶體管(CMOS)技術實施的DRAM中，用 以表示二進位狀態其中之一的電壓范圍被縮小。這造成精確感測存儲單元狀態 的方法可靠度降低。由于半導體存儲裝置供應電壓降低的趨勢，即使使用特別 的電壓型感測;改大器也難以感測位元線對上互補電位的電壓差。在典型的DRAM中，數據并非直接由存儲單元傳輸，而是在傳輸之前暫時 復制到感測放大器。 一般而言，感測放大器只儲存一列的數據。若有一個動作 將實施在目前儲存數據的列之外的一列數據，則有兩個動作必須進行。第一個 動作為預充電動作，此時存儲器中的位元線對將具有相同的中點電位。第二個 動作為感測動作，此時欲實施動作的列的數據被復制到感測放大器中。在預充 電動作與接續的感測動作期間，動作中的DRAM稱為關閉狀態。在其他的時間 中的DRAM稱為開放狀態。在先前技術中，DRAM的組態設定為在提供一控制 器數據傳輸要求服務之前需先行實施預充電及感測動作。 一般而言，DRAM是 通過比較需求存儲器地址與目前存儲器地址來進行偵測。若兩個地址相同，則 數據由感測放大器傳輸，無需進行預充電或感測動作。若兩個地址不同，則 DRAM進行預充電及感測動作，將數據由適當的列載入感測放大器中。在 一存要一控制電路，經常以行選擇電路實施。行選擇電路包含有一等化器，可于一 字元線被選擇時使位元線對上的電壓相等，藉以補償位元線對的信號電位。如 此可產生一使能信號使位元線感測放大器開始運作，使數據可由存儲單元經由 位元線對傳輸到位元線感測放大器，并將輸出數據由位元線感測放大器傳輸至 數據線對。DRAM存儲器內容存取的過程一般如下所述。 一地址緩沖器首先接收列地 址，然后為行地址。這些地址分別傳送到對應的解碼器，經解碼后，該地址的存儲單元輸出其儲存的數據，經感測放大器放大后再由一1/0閘傳輸至一數據輸出緩沖。DRAM的中央部位為存儲單元陣列，即為數據儲存之處。存儲單元陣 列是由許多存儲單元組成，各存儲單元通常可獨立設址，用以儲存單一位元數 據。存儲單元是由字元線WLx(或列)及位元線BLx(或行)加以定義。存儲單元具 有一電容，以電荷的型式保存數據，及一存取晶體管，作為選擇該電容的開關。 該晶體管的柵極連接字元線WLx，其源極連接至位元線BLx。相鄰的位元線為 一位元線對，其一為正規電壓(BLx)線，另一為互補電壓(BLx一bar)線。各位元線 對通常以某種稱為感測放大器的差動放大器一同偵測。存儲器存取是由一字元 線被選取(通過列地址解碼)開始，此時，所有連接到該字元線的存取晶體管皆導 通。亦即，該列的所有存儲單元皆被開啟。各存儲單元電容中的電荷被轉移到 位元線上，造成各位元線上電位的差異。此電位差異被感測放大器偵測并放大。 被放大的電位差再被傳送至由行地址使能的I/O閘，各1/0閘再依序將放大的信 號傳送至數據輸出緩沖。預充電電路在存儲器存取作業中偵測存儲數據的過程 扮演重要的角色。在存儲器存取及字元線使能之前，預充電電路將所有位元線 對充電至一特定電位，通常為供應電壓Vdd之一半，即Vdd/2。此時位元線對 被一晶體管短路而具有相同電位，該晶體管由等化器電路控制，通常為預充電 電路之一部分。由于位元線與儲存電容電容量的不同，預充電電路的預充電和 電位等化動作相當重要。由于儲存電容的容量遠小于位元線，當電容經由存取 晶體管連接到位元線時，位元線的電位只會有很小的變化，通常在100 mV左右。 若儲存電容為空，則位元線的電位略為下降；若電容有電荷，則位元線的電位 略為上升。被使能的感測放大器放大位元線對上的電位差。第一種狀況，其下 拉連接到儲存電容的位元線至地電位，并上拉另一位元線至Vdd。第二種狀況， 連接到儲存電容的位元線將被上拉至Vdd,另一位元線則被下拉至地電位。若 沒有預充電電路，則感測放大器需要放大位元線的絕對電位。然而，由于位元 線上相對小的電位變化，放大的程序將會較不穩定且可靠度差。需要注意的是， 存取晶體管尚因字元線的使能而開啟，被存取的數據將會被寫回該列存儲單元。 故， 一存儲單元的存取同時導致整個字元線上的存儲單元重新充電。數據輸出 完成后，感測放大器、列及行解碼器將被禁能，1/0閘將被關閉。此時，位元線 仍保持被存取數據的電位。該列重新充電的存儲單元將因字元線被禁能而與位 元線斷線。預充電電路將被使能而分別上拉或下拉位元線上的電位并使的等化 至Vdd/2。存儲器陣列此時可進行另一次的存儲存取。此外，如上所述，數據是以電荷的型式儲存于電容中。理想狀態下，電容中的電荷應無限期保存。但實 際上，電容會隨著時間經由存取晶體管與其介電層流失電荷與其代表的數據。 因此儲存電容需周期性重新充電。如上所述，在一存儲存取過程中，該地址列 的存儲單元將被重新充電。由于物理上的限制，單一存儲單元陣列的大小是有 限制的。因此，為了增加整體存儲容量，存儲單元陣列通常會以堆迭的方式提 供需求的容量。進行預充電及等化功能的預充電電路亦可被整合到感測放大器 中。半導體工業中CMOS集成電路技術走向通常為降低供應電壓。許多原因造 成這個趨勢，其中最主要因素為高整合密度與低功耗的需求。以現代對于電子 產品新且高性能的要求，以電池供電的裝置，如掌上型電腦、PDA、移動電電 話及導航系統等，縮小IC的尺寸及功耗至關緊要，尤以存儲器芯片為最。因為 業界也是效能導向，超高速CMOS裝置的柵極氧化層非常薄，而這些裝置所能 承受的最高電壓即為供應電壓的限制。每個新推行的技術發展，在于較高的芯 片產能、元件密度、較高的時脈頻率及較低的功耗，同時需減少芯片面積。如 此可大幅增進效能并降低生產成本。作作為實施低功耗半導體存儲裝置的手段，供應電壓被降低，并使用較低的驅動電壓以進行高速運作及降低功耗。許多技術補強已被運用于增進存儲器 中讀/寫電路與感測放大器的運作，其中以增進DRAM的讀取運作為大多數。其 中一種形式為感測放大器的過驅動(over-driving)設計，另一種為DRAM中特定 電路區塊的多準位工作電壓設計，可運用于靜態與動態形式；其中，除了一常 規供應電壓Vcc或Vdd之外，一#皮內部電荷泵所提升的電壓Vpp被用以供應重 要的輔助電路區塊。 一般而言，若連接至一被列地址使能的字元線上的存儲單 元上的數據被傳送到位元線上，位元線感測放大器感測并》史大對應的位元線對 上的電位差。在上述過程中，由于數以千計的位元線感測放大器同時開始運作， 位元線感測;故大器的驅動時間是由驅動所有位元線感測;故大器所需的電流量決 定。然而，由于供應電壓降低，要在一瞬間提供足夠的電流非常困難。為了克 服這種障礙引用了過驅動技術，在瞬間提供一高于內部核心電壓Vcc的Vdd至 位元線感測放大器的電源線(在存儲單元與位元線間開始分享電荷后之一時間區 間)。用以增進寫入作業的技術補強即為本發明的主題，將在以下進行描述。以 各式額外的輔助電路以及使用目前生產技術的各式變化增進寫入作業的實施方式是為業界所熟知。然而這些技術所費不貲，尋找一個較經濟的解決方案是為 業界的共同希望。上述說明的目的在于厘清RAM芯片的功能、感測放大器的角色及其在裝置 的中的配置，藉以培養其對于存儲器產品讀寫作業重要性的較佳理解。對于現有技術較佳的理解方式為以適當的不同的輔助電路實施DRAM,具 有復雜的功能及昂貴的成本。故具有高性能但低成本的電路方案為設計者之一 大挑戰。以下列舉數個相關專利。美國專利US 6,181,193利用厚氧化層CMOS元件作為高電壓整合電路的接 口，其中， 一種，，雙刪(dual-gate)"或，，厚氧化層(thick-oxide)"技術被使用在任 何可能暴露在高電壓下的CMOS輸入/輸出元件。厚氧化層元件具有較大的電容 量與較低頻寬，因此只用于可能因高電壓而損壞之處。其他部分元件仍使用較 薄氧化層的標準制程，使I/0及核心電路可以最高速度運作。電路設計架構也限 制暴露于高電壓的元件數量。 一般的保護設計分為驅動器與接收器兩個部分。美國專利US 6,661,253揭露傳遞柵極(passgate)架構，用于低電壓應用中。 其影響在于使用單一晶體管的傳遞柵極可減少信號傳遞時的臨界電壓Vt。 一種 安排中，較高的柵極電壓VGATE-Vt為信號經由NMOS傳遞的限制；另 一種安 排中，Vt可被降低。其中亦在CMOS傳遞4冊極的應用中揭露單一晶體管傳遞柵 極的傳統使用方式。美國專利US 6,816,418揭露一金屬-絕緣體-半導體(MIS)元件可增進柵極絕 緣膜的可靠度。 一未選取狀態的MIS晶體管的柵極絕緣膜可靠度數值是設定等 于或小于其選取狀態。施加于柵極絕緣膜的電場可由其可靠度數值偵測。故可 由較低的可靠度數值確認MIS晶體管為未選取狀態。如此可同時確認該半導體 元件具有較佳的柵極介電特性。現有技術中包含有不同的達到加速DRAM電路寫入作業的方法。然這些方 法通常使用復雜的技術，同時使生產成本提高。同時從兩方面降低成本將是有 利的。雖然上述專利描述的電路及/或方法接近本發明的領域，但其電路、系統， 特別是方法的特征上則具有本質上的不同。發明內容本發明的主要目的，在于提供一種用于隨機存取存儲器(RAM)中具有數據線位元切換傳輸晶體管的位元線感測放大器的電路，具有較高的寫入速度并可 保持較佳的數據穩定性。本發明的次要目的，在于提供一種實施用于RAM中具有數據線位元切換傳輸晶體管的位元線感測放大器電路的方法，令電路具有較高的寫入速度及較高 的整合密度。本發明的又一目的，在于提供一種可達成縮小存儲器芯片尺寸，縮減位元 切換晶體管布局面積及整體晶粒尺寸目的的電路及方法。本發明的又一目的，在于可承受更高的位元切換控制信號施加到位元切換 晶體管的柵極。本發明的又一目的，在于提供一種選擇位元切換控制信號電壓VBS的方法， 可令RAM具有好的寫入穩定性和高寫入速度。本發明的又一目的，在于提供一種電路設計方法，其驅動位元切換傳輸晶 體管柵極的最大電壓VBS選擇為最大容許柵極電壓VPP> VCC。本發明的又一目的，在于以低成本的CMOS技術降低存儲器電路的制造成本。本發明的又一目的，在于提供一種方法，在現代集成電路CMOS技術生產 存儲器芯片中使用薄與厚氧化層實現重要晶體管元件。本發明的又一目的，在于提供一種方法，其中作作為位元切換晶體管的厚 氧化層NMOS晶體管的柵極尺寸參數長寬比(W/L)34=Y34是遠小于作為位元線感 測放大器晶體管的薄氧化層NMOS晶體管的柵極尺寸參數(W/Lh^Yi2。為達成上述目的，本發明提供一種新電路，可實施隨機存取存儲器中包含 有數據線位元切換傳輸晶體管的位元線感測放大器，包含有 一 位元線感測放大 器(BLSA)，包含有一對PMOS晶體管及一對NMOS晶體管，皆為薄氧化層晶體 管，即分別形成兩薄氧化層PMOS晶體管及兩薄氧化層NMOS晶體管，其可容 許最高柵極電壓為VCC,即裝置的核心電壓；更包含有一對位元切換(BS)傳輸 晶體管，為厚氧化層NMOS晶體管，作為場效晶體管(FET)開關，其柵極由一 BS控制信號控制，稱為BSFET開關，其可容許最高柵極電壓為VPP,為該裝 置的升壓電壓，大于VCC;最后包含有一對數據線(DL)連接該對位元切換傳輸 晶體管之一側，其另一端連接該位元線感測放大器，BLSA的兩薄氧化層PMOS 晶體管與兩薄氧化層NMOS晶體管將標示為BLSA晶體管作為區別，PMOS BLSA晶體管的漏極分別連接NMOS BLSA晶體管的漏極，DL信號是由厚氧11化層NMOS晶體管形成的BS FET開關分隔；PMOS BLSA晶體管的源極共連接 至一電壓信號供應，可使能該位元線感測放大器，兩PMOS BLSA晶體管的柵 極交叉耦合至相對PMOS BLSA晶體管的漏極；NMOS BLSA晶體管的源極共連 接至一接地端，其柵極交叉耦合至相對NMOS BLSA晶體管的漏極；PMOS BLSA 晶體管的基板連接其源極，當接收一 BLSA使能信號時，電源同時供應至位元 線感測放大器(BLSA)。本發明尚提供一種新電路，可實施隨機存取存儲器裝置中包含有數據線位 元切換傳輸晶體管的位元線感測放大器，包含有 一 位元線感測放大器(B L S A), 包含有一實現一位元線感測放大器(BLSA)功能的裝置；亦包含一對位元切換(BS) 傳輸晶體管，以厚氧化層NMOS晶體管實施而如場效晶體管(FET)開關運作，其 柵極由一 BS控制信號控制形成兩厚氧化層NMOS晶體管，稱為BS FET開關； 最后包含有一對數據線(DL)連接至該對BS傳輸晶體管之一端，其另 一端連接至 該實現BLSA功能的裝置，該裝置是由PMOS與NMOS晶體管所組成的力丈大裝 置，各晶體管稱為BLSA晶體管。本發明尚提供一種新方法，可實施具有數據線(DL)位元切換(BS)傳輸晶體管 的隨機存取存儲器(RAM)裝置，其BS傳輸晶體管是厚氧化層MOS晶體管，并 以集成電路的CMOS技術制造，其方法包含有提供一用以實現位元線感測i文 大器(BLSA)功能的裝置，包含有一由PMOS及/或NMOS晶體管組成的放大裝 置，各晶體管稱為BLSA晶體管；提供一對位元切換(BS)傳輸晶體管，以厚氧 化層MOS晶體管實施，作為場效晶體管(FET)開關，其柵極由一BS控制信號控 制，該信號的最高電壓為VBS,兩厚氧化層MOS晶體管稱為BSFET開關；提 供一對數據線(DL)連接至該對BS FET開關之一端，其另 一端連接至該用以實現 BLSA功能的裝置的特定連接點，作為輸入/輸出端，經由該對BSFET開關分別 由第一線及第二線喂入正規電位與互補電位，形成一互補數據線對；連接該用 以實現BLSA功能的裝置的輸入/輸出端至該對BS FET開關的漏極/源極；連接 該BS FET開關的漏極/源極至該互補數據線對；以集成電路制程的CMOS技術 實現該RAM裝置并引進兩種氧化層厚度技術至標準CMOS制程中，藉以制造 該薄及厚氧化層MOS晶體管；以薄氧化層MOS晶體管實施該MOS BLSA晶體 管，使其最高柵極電壓為VCC,即為裝置的核心電壓；令該MOS BLSA晶體管 的長寬比(W/L)i2二Yi2;以厚氧化層MOS晶體管實施該對BSMOS晶體管，使其 最高柵極電壓為VPP,即該裝置的升壓電壓，大于VCC;令該BS晶體管的長寬比(W/L)3^Y34;令Y34遠小于Y12;令VBS等于VPP;最佳化VBS令該RAM 裝置具有良好的寫入穩定性及高寫入速度。本發明尚提供一種新方法，可實施隨機存取存儲器(RAM)裝置的具有數據 線(DL)位元切換(BS)傳輸晶體管的位元線感測放大器(BLSA),以集成電路的 CMOS技術制造，其方法包含有提供一位元線感測放大器，包含有復數個PMOS 及NMOS晶體管，連接一互補數據信號對于二輸入/輸出端，并具有一供應電壓 端及一接地端；提供各輸入/輸出端分別一 NMOS晶體管作為位元切換(BS)開關， 其柵極由一位元切換控制信號驅動，該信號具有最高電壓VBS,形成一對位元 切換NMOS晶體管；提供一對數據線(DL)分別經由BS的NMOS晶體管連接該 輸入/輸出端，其第一數據線傳輸正規電位，第二數據線傳輸互補電位，而形成 一互補數據線對;安排BLSA中的PMOS及NMOS晶體管為成對交叉耦合配置， 兩對間為串聯堆迭；將BLSA中的PMOS晶體管對的源極共連接至供應電壓端； 將BLSA中的NMOS晶體管對的源極共連接至該接地端；將PMOS晶體管的漏 極分別連接至NMOS晶體管的漏極，并定義該連接點為輸入/輸出端；將該輸入 /輸出端連接至該對BS NOMS晶體管的源極/漏極；將該對BS NMOS晶體管的 源極/漏才及連接至該互補數據線對；以集成電路制程的CMOS技術實現該RAM 裝置并引進兩種氧化層厚度技術至標準CMOS制程中，藉以制造薄及厚氧化層 MOS晶體管；以薄氧化層MOS晶體管實施該BLSA中的PMOS及NMOS晶體 管，使其最高柵極電壓為VCC,即為裝置的核心電壓；令該BLSA中NMOS晶 體管的長寬比(W/L^^Yu;以厚氧化層MOS晶體管實施該對BS NMOS晶體管， 使其最高柵極電壓為VPP,即該裝置的升壓電壓，大于VCC;令該BS NMOS 晶體管的長寬比(W/L)3^Y34;令Y34遠小于Y12;令VBS等于VPP;最佳化VBS 令該RAM裝置具有良好的寫入穩定性及高寫入速度。本發明使用的技術是非常具有成本效益的，因為在標準CMOS制程中引進 兩種氧化層厚度，只需包含很少的步驟即可分別制成薄與厚氧化層的MOS電晶 體晶體管。在本發明的整合CMOS電路中實施了一個新的方法，可改善寫入速 度并可縮小晶片芯片面積。


圖1是本發明適當的隨機存取存儲器(RAM)輔助或周邊電路，稱為具有位 元切換的位元線感測放大器的電路圖；圖2A至圖2C是如圖1所示實施例的制作及作業方法的流程圖。 附圖標記說明100-位元線感測放大器；110-PMOS; 115-供應電壓端；120-PMOS; 130-NMOS; 135-接地端；140-NMOS; 150-連接點；160-連接點；200 -位元切換信號；210 - NMOS; 215 - DATA—LINE; 220 - NMOS; 225 -DATA—LINE—BAR。
具體實施方式
本發明的較佳實施例揭露半導體存儲器的"具有位元切換的位元線感測放 大器"的新實現電路。其中，可達到加速DRAM寫入作業目的的技術手段為使 用兩種氧化層厚度技術來實現輔助電路中的重要元件。利用本發明的方法(于后 詳述)以標準CMOS技術制作其電路，可具有降低成本的基本好處。首先，請參閱圖1，是本發明存儲器裝置的"具有位元切換的位元線感測放 大器，，的實現電路圖；如圖所示， 一位元線感測放大器區塊100(簡寫為BLSA), 傳送兩互補信號，分別為DATA—LINE 215及DAT A—LINE—BAR 225,并分別由 二位元線切換器或I/O閘晶體管(N3 210及N4 220)控制。當該BLSA 100被使能 時，將被供應一供應電壓VCCSA(感測放大器SA的VCC),在本發明的CMOS 技術中其值為2V,其中字母C代表核心電路。該電壓亦代表BLSA 100中MOS 晶體管(Pl 110、 P2 120、 Nl 130及N3 140)的最高柵極電壓，其中，各晶體管是 以CMOS技術制作的薄氧化層元件。二場效應晶體管(FET)開關(N3 210及N4 220)為厚氧化層元件，與習初技術使用薄氧化層實施相反，亦即現有技術中所有 晶體管的氧化層厚度皆相同。本發明的厚氧化層元件可承受最高柵極電壓VPP (P為升壓)，在此處其升壓值為3V,通常由整合電荷泵電路產生。第一NMOS 晶體管N3 210連接DATA_LINE 215,第二 NMOS晶體管N4 220連接 DATA_LINE_BAR 225 ，位元線切換或I/O閘晶體管皆由 一位元切換信號200 (簡 寫為BS)驅動，用以控制DATA—LINE 215與DATA—LINE—BAR 225上的信號， 通常亦可稱為Bit-Line與Bit-Line—bar或I/O與I/O—bar,這些導線簡稱為數據線 (DL)。位元切換信號BS的電壓為VBS,最高為VPP,最^f氐為地電位或0V。本 發明中VBS的范圍延展為0V至3V，而習用電路最高只達VCC (2V)，故本發 明的VBS值可達到較廣的選擇范圍。這對寫入速度與芯片尺寸具有重大的影響。BLSA 100是由一對PMOS晶體管PI 110、 P2 120及一對NMOS晶體管Nl130、 N2 140構成，各對分別為交叉耦合配置，且兩對之間為串聯迭設，即Pl 100 在N1 130之上，連接點為150, P2 120在N2 140之上，連接點為160。 Pl 110 及P2 120的源極連接電壓供應端VCCSA 115, Nl 130及N2 140的源極連接至 接地端135。換言之，BLSA IOO為電壓感測型，其中電壓信號VCCSA為感測 放大器(SA)的供應電壓Vcc,同時作為該BLSA 100的使能信號，通常因來自行 選擇電路(未顯示)的信號而產生。Pl 110及P2 120的漏極分別連接N1 130及 N2 140的漏極。連接點150、 160的信號分別傳送到FET開關N3 210及N4 220。 Pl 110與P2 120的柵極分別交叉耦合至相對PMOS晶體管的漏極。Nl 130及 N2 140的源極共連接至接地端135。其柵極分別交叉耦合至相對NMOS晶體管 的漏極。且P1 110及P2 120的基板分別連接至源極。各NM0S晶體管N1 130 至N4 220的基板連接VSS 135或接地(GND)。此款位元線感測放大器于文獻中稱為鎖存感測放大器，因其可儲存數據。 其亦為電壓感測型，其他型式包含有電流感測型放大器及差動感測放大器；然 一簡單的差動感測放大器需要額外的偏壓電流，因此需要較大的布局面積，不 適用于鎖存型感感測放大器。以下由技術面描述并解說本發明。半導體制程的CMOS技術以在適當FET 元件使用兩種不同氧化層厚度加以延伸，因此該適當FET元件具有兩種最高柵 極電壓。薄氧化層FET元件的最高一冊極電壓為VCC,在此以2V為例。厚氧化 層FET元件的最高柵極電壓為VPP,可為3V。 MOS晶體管通常具有柵極參數 長寬比W/I^Y，正比于其電導。其中，長L為電子/空穴于源極與漏極間移動的 距離，寬W為控制該晶體管電流量的尺寸。源極與漏極間的最大電流稱為飽和 電流Idsat,通常與柵極寬度W成正比。通常NMOS的值約lmA/ym, PMOS 約0.5至0.7mA/jam。 BLSA 100中的Nl 130及N2 140具有相同的長寬比Y12。 BS晶體管N3 210及N4 220亦具有相同的長寬比Y34，與丫12不同。在習用電路 中只有薄氧化層元件，其長寬比Y^通常為Y34的兩倍；此設定是為了使BS晶 體管在VBS等于VCC的狀況下具有好的寫入穩定性。在本發明中，N3 210及 N4 220使用厚氧化層元件，且VBS為較高的VPP,故丫34可為較小的值，可提 供同樣的電流IBS給BS晶體管N3 210及N4 220。本發明具有薄及厚氧化層元 件的電路中，Yu可選擇大于Y34的兩倍。在保持薄氧化層晶體管長寬比丫12不 變的情況下，丫34可為較小的值。在柵極長度保持不變下，為了令漏極源極間電 壓為定值，則寬W必需縮減才能降低Y34值。因此，BS晶體管N3 210及N4 220的布局面積減少，同時RAM的晶粒尺寸也會縮小。本發明中VBS電壓值較大的選擇范圍，相較于習用技術，較高的VBS值具 有較高的寫入速度。這揭露了本發明另一個重要優勢，提高BS信號的最高電壓 令BS晶體管N3 210及N4 220具有較快的切換速度，因此可提高RAM的寫入 速度。以下詳述NMOS位元切換傳輸晶體管的作業原理及特征分析。 N3 210及N4 220皆為厚氧化層NMOS晶體管，支持最高柵極電壓VPP。 共同由BS電壓VBS驅動，VBS的電壓值可高至VPP，大于VCC。 VCC為電 路中其他薄氧化層晶體管元件的最高柵極電壓。如前述，BS晶體管控制互補數據線信號的電壓于VSS(即GND或0V)與VCC之間，導通電流IBS的流向依寫 入數據(信號)值0或1 (對應電位GND或VCC)而定；其中電流IBS可理解為位 元切換寫入電流。此型態的晶體管元件通常標示為傳輸晶體管。寫入0時，IBS往外流，即往端點215，電壓為0或接地；電流IBS由N3 的漏極流向源極，故端點215連接N3的源極；其互補BS晶體管N4的電流IBS 同樣由漏極流向源極，但IBS是往內流，故端點225連接N4的漏極。當寫入1 時，所有作業及N3與N4電流電壓的關系皆相反。因此N3與N4需為雙向作業元件，需以對稱的方式制作，即其源極與漏極 電極需具相同的安排、位置及尺寸。為分析位元切換傳輸晶體管N3或N4,以下參數需列入考慮。VBS:施加于位元切換傳輸晶體管柵極的位元切換信號電壓。IBS:流經位元切換傳輸晶體管的寫入電流。VGS:位元切換傳輸晶體管的柵極至源極電壓。Vgate:晶體管的柵極電壓。Vsource:晶體管的源極電壓。Vdrain:晶體管的漏^l電壓。Idsat:位元切換傳輸晶體管的飽和驅動電流。Vth:位元切換傳輸晶體管的臨界電壓。 v:數據線信號的電位。當晶體管N3于寫入0時VGS = Vgate _ Vsource = VBS-phiv由于寫入速度正比于寫入電流IBS,近似于飽和驅動電流Idsat,故下式關系成立寫入速度~ /as s = k(fgs - w;o2 =尺(7丑s -—- ra )2由上述方程式代入VGS與^v為0，則可清楚了解當VBS由VCC提升到VPP時，其寫入速度將大 幅提高。雖然上述實施例連接到端點VCCSA 115的晶體管為PMOS晶體管，連接到 接地端135的晶體管為NMOS晶體管，但本領域技術人員可根據本發明應用不 同極性的晶體管及不同極性的供應電源。類似的想法亦可應用至位元線切換的 NMOS晶體管或I/O閘晶體管及切換數據線信號(215、 225)。整個BLSA 100的 內部配置亦可以等效電路代換。請參閱圖2A圖至圖2C，是如圖l所示實施例的制作及作業方法的流程圖。 其中第一步驟301提供一 RAM產品的位元線感測放大器，以集成電路制程的 CMOS技術制作，該放大器由復數個PMOS與NMOS晶體管組成，于兩輸入/ 輸出端連接兩互補數據信號，具有一電壓供應端與一接地端。步驟303提供各 輸入/輸出端一 NMOS切換晶體管作為位元切換，其柵極由一位元切換控制信號 驅動，該控制信號的最高電壓為VBS, 二晶體管形成一對位元切換NMOS晶體 管。步驟305提供二數據線，分別經由位元切換NMOS晶體管連接該輸入/輸出 端，其第一線具有正規電壓，第二線為互補電壓，形成一互補數據線對，并由 一對NMOS晶體管切換。步驟310中，該BLSA的PMOS與NMOS晶體管是 成對安排，各對為交叉耦合配置，兩對間為串聯堆迭。步驟320與325,將BLSA 中PMOS晶體管對的源極共連接至供應電壓端，將NMOS晶體管對的源極共連 接至接地端。步驟330、 335及340,首先將BLSA中PMOS晶體管的漏極分別 連接對應NMOS晶體管的漏極，定義特別的連接點為BLSA的輸入/輸出端，并 將的連接至該對位元切換NMOS晶體管的源極/漏極，最后將該對位元切換 NMOS晶體管的源極/漏極連接至該互補數據線對。步驟350，以集成電路制程 的CMOS技術制作該RAM產品，在標準CMOS制程中引進兩種氧化層厚度。 步驟360及365,將BLSA中的PMOS與NMOS晶體管制作為薄氧化層晶體管， 最高柵極電壓為VCC,并令其長寬比(百凡)12 = Y12。步驟370及375，將該對位 元切換NMOS晶體管制作為厚氧化層晶體管，最高柵極電壓為VPP，并令其長 寬比(W/L)34 = Y34。步驟380，選擇令丫34遠小于Y12。步驟385,選擇令VBS 與VPP相等。最后步驟390,將RAM裝置的VBS最佳化，可具有良好的寫入穩定性及高寫入速度。本發明使用的技術是非常具有成本效益的，因為在標準CMOS制程中引進 兩種氧化層厚度，只需包含很少的步驟即可分別制成薄與厚氧化層的MOS晶體 管。總結實施該電路的重要特征，可發現在本發明的整合CMOS電路中實施了 一個新的方法，可改善寫入速度并可縮小芯片面積。由上述較佳實施例及電路分析可知，本發明在習用技術之外提供了新的有 效并可實施的系統、電路及方法。以上所述者，僅為本發明之一較佳實施例而已，并非用來限定本發明實施 的范圍，即凡依本發明申請專利范圍所述的形狀、構造、特征、方法及精神所 為的均等變化與修飾，均應包括于本發明的權力要求范圍內。
權利要求
1.一種包含有數據線位元切換傳輸晶體管的位元線感測放大器電路，用于隨機存取存儲器裝置中，其包含有一位元線感測放大器，包含有復數個第一MOS晶體管；一對位元切換傳輸晶體管，作為場效晶體管開關，由第二MOS晶體管組成，其柵極氧化層厚度大于該第一MOS晶體管的柵極氧化層厚度；及一對數據線，分別連接該對位元切換傳輸晶體管之一端，其另一端分別連接至該位元線感測放大器的連接點。
2. 根據權利要求1所述的電路，其特征在于，該位元線感測放大器由一 對PMOS晶體管及一對NMOS晶體管組成，各晶體管分別制作為該第一 MOS 晶體管，其承受的最高柵極電壓值為VCC,即該裝置的核心電壓。，
3. 根據權利要求1所述的電路，其特征在于，該對位元切換傳輸晶體管是 制作為NMOS晶體管，作為場效晶體管開關，其柵極由位元切換控制信號控制， 并制作為該第二MOS晶體管型式，其承受最高柵極電壓值為一升壓電壓VPP, 大于VCC。
4. 根據權利要求1所述的電路，其特征在于，該對數據線連接至該對位元 切換傳輸晶體管之一端，其另一端連接至該位元線感測放大器的連接點，位元 線感測放大器包含有二 PMOS晶體管及二 NMOS晶體管，皆標示為BLSA晶體 管以資區別，其中PMOS BLSA晶體管的漏極分別連接NMOS BLSA晶體管的 漏極，并定義為連接點，其中數據線信號是由NMOS晶體管形成的場效晶體管 開關分隔；BLSA晶體管的配置為PMOS BLSA晶體管的源才及共連接至一電壓信 號供應，用以使能該位元線感測放大器，PMOSBLSA晶體管的柵極交叉耦合至 相對PMOS BLSA晶體管的漏極；NMOS BLSA晶體管的源極共連接至一接地 端，其柵極亦交叉耦合至相對NMOS BLSA晶體管的漏極；PMOS BLSA晶體管 的基板連接其源極，當接收到使能信號時，同時供應電源至該位元線感測放大 器。
5. 根據權利要求1所述的電路，其特征在于，該作為位元切場效晶體管開關的第二 MOS晶體管的柵極尺寸參數長寬比(W/L)3^Y34是選擇遠小于位元線感測放大器中第一 MOS晶體管的柵極尺寸參數(W/L)u-Yi2。
6. 根據權利要求1所述的電路，其特征在于，該位元切換控制信號的最高電壓值VBS是選擇與位元切換傳輸晶體管承受的最高電壓VPP相等，并大于vcc。
7. 根據權利要求6所述的電路，其特征在于，該VBS的取值滿足令該隨 機存取存儲器裝置具有良好寫入穩定性與高寫入速度。
8. 根據權利要求1所述的電路，其特征在于，該位元切換場效晶體管開關 的布局面積與晶粒尺寸是最小化。
9. 根據權利要求1所述的電路，特征在于，所述電路是以集成電路的CMOS 技術制造。
10. —種包含有數據線位元換傳輸晶體管的位元線感測放大器電路，用于 隨機存取存儲器裝置中，包含有一位元線感測放大器，由一對PMOS晶體管及一對NMOS晶體管組成，各 晶體管具有薄氧化層，所述各晶體管承受最高柵極電壓為核心電壓VCC;一對位元切換傳輸晶體管，包含厚氧化層NMOS晶體管，作為場效晶體管 開關，其柵極由一BS控制信號控制，其承受最高柵極電壓為一升壓電壓VPP, 大于該VCC;及一對數據線，連接至該對位元切換傳輸晶體管之一端，其另一端連接至該 位元線感測放大器的連接點。
11. 根據權利要求IO所述的電路 差動感測放大器。
12. 根據權利要求10所述的電路 鎖存感測放大器。
13. 根據權利要求10所述的電路 壓型感測放大器。
14. 根據權利要求10所述的電路 流型感測放大器。
15. 根據權利要求IO所述的電路 集成化MOS技術制作。
16. 根據權利要求15所述的電路 開關的布局面積與晶粒尺寸是最小化。
17. —種實施具有數據線位元切換傳輸晶體管的隨機存取存儲器裝置的方 法，其位元切換傳輸晶體管是厚氧化層MOS晶體管，并以集成電路的CMOS 技術制造，該方法包含有3,其特征在于，該位元線感測放大器為一 ,其特征在于，該位元線感測放大器為一 ,其特征在于，該位元線感測放大器為電 ,其特征在于，該位元線感測放大器為電 ，其特征在于，所述電路是以集成電路的 ,其特征在于，該位元切換場效應晶體管提供一用以實現位元線感測放大器功能的裝置，包含有一由PMOS及/或 NMOS晶體管組成的放大裝置，各晶體管稱為BLSA晶體管；提供一對位元切換傳輸晶體管，以厚氧化層MOS晶體管實施，作為場效晶 體管開關，其柵極由一BS控制信號控制，該信號的最高電壓為VBS，兩厚氧化 層MOS晶體管稱為BS FET開關；提供一對數據線，連接至該對BSFET開關之一端，其另一端連接至該用以 實現位元線感測放大器的裝置的特定連接點，作為輸入/輸出端，經由該對BS FET開關分別由第一線及第二線喂入正規電位與互補電位，形成一互補數據線 對；連接該用以實現位元線感測放大器的裝置的輸入/輸出端至該對BS FET開 關的漏極/源極；連接該對BS FET開關的源極/漏極至該互補數據線對；以集成電路制程的CMOS技術實現該隨機存取存儲器裝置并引進兩種氧化 層厚度技術至標準CMOS制程中，藉以制造該薄及厚氧化層MOS晶體管；以薄氧化層MOS晶體管實施該MOS BLSA晶體管，使其最高柵極電壓為 VCC,即為裝置的核心電壓；令該MOS BLSA晶體管的長寬比(W/Lh2-Yu;以厚氧化層MOS晶體管實施該對位元切換MOS晶體管，使其最高柵極電 壓為VPP，即該裝置的升壓電壓，大于VCC; 令該位元切換晶體管的長寬比(W/L)3^Y34; 令Y34遠小于Y12; 令VBS等于VPP;及最佳化VBS令該隨機存取存儲器裝置具有良好的寫入穩定性及高寫入速度。
18. 根據權利要求17所述的方法，其特征在于，該用以實現位元線感測放 大器功能的裝置為一差動感測放大器。
19. 根據權利要求17所述的方法，其特征在于，該用以實現位元線感測放 大器功能的裝置為一鎖存感測放大器。
20. 根據權利要求17所述的方法，其特征在于，該用以實現位元線感測放 大器功能的裝置為一電流型感測放大器。
21. 根據權利要求17所述的方法，其特征在于，該用以實現位元線感測放大器功能的裝置為一電壓型感測放大器。
22. —種實施隨機存取存儲器裝置的具有數據線位元切換傳輸晶體管的位 元線感測放大器的方法，以集成電路的CMOS技術制造，其方法包含有提供一位元線感測放大器，包含有復數個PMOS及NMOS晶體管，連接一 互補數據信號對于二輸入/輸出端，并具有一電壓供應端及一接地端；提供各輸入/輸出端分別一NMOS晶體管作為位元切換開關，其柵極由一位 元切換控制信號驅動，該信號具有最高電壓VBS,形成一對位元切換NMOS晶 體管；提供一對數據線，分別經由位元切換NMOS晶體管連接對應的輸入/輸出端， 其第一數據線傳輸正規電位，第二數據線傳輸互補電位，而形成一互補數據線對；安排位元線感測放大器中的PMOS及NMOS晶體管為成對交叉耦合配置，兩對間為串聯堆迭；將位元線感測放大器中的PMOS晶體管對的源極共連接至供應電壓端；將位元線感測放大器中的NMOS晶體管對的源極共連接至該接地端；將PMOS晶體管的漏極分別連接至NMOS晶體管的漏，并定義該連接點為輸入/輸出端；將該輸入/輸出端連接至該位元切換NMOS晶體管的漏極/源極；將該對位元切換NMOS晶體管的源極/漏極連接至該互補數據線對；以集成電路制程的CMOS技術實現該隨機存取存儲器裝置并引進兩種氧化 層厚度技術至標準CMOS制程中，藉以制造薄及厚氧化層MOS晶體管；以薄氧化層MOS晶體管實施該位元線感測;改大器的PMOS及NMOS晶體 管，使其最高柵極電壓為VCC，即為裝置的核心電壓；令該位元線感測放大器的NMOS晶體管的長寬比(W/L)12-Y12;以厚氧化層MOS晶體管實施該對位元切換NMOS晶體管，使其最高柵極 電壓為VPP,即該裝置的升壓電壓，大于VCC;令該位元切換NMOS晶體管的長寬比(W/L)3^Y34;令￥34遠小于Y12;令VBS等于VPP;及最佳化VBS令該隨機存取存儲器裝置具有良好的寫入穩定性及高寫入速度。
全文摘要
一種電路及方法，用以實現隨機存取存儲器中具有數據線位元切換傳輸晶體管的位元線感測放大器。所述電路包括位元線感測放大器，包含有復數個第一MOS晶體管；一對位元切換傳輸晶體管，作為場效晶體管開關，由第二MOS晶體管組成，其柵極氧化層厚度大于該第一MOS晶體管的柵極氧化層厚度；及一對數據線，分別連接該對位元切換傳輸晶體管之一端，其另一端分別連接至該位元線感測放大器的連接點。其中，隨機存取存儲器以CMOS技術制造，具有最佳化的操作特性，包含有良好的寫入穩定性及高寫入速度，且其位元切換場效晶體管的布局面積與芯片大小可最小化。
文檔編號G11C11/409GK101329901SQ20081013231
公開日2008年12月24日 申請日期2008年7月11日 優先權日2007年12月7日
發明者浚 夏 申請人:鈺創科技股份有限公司