專利名稱：具有較高數據傳輸速度的方法、主機、閃存卡及閃存系統的制作方法
技術領域：
本發明涉及一閃存系統，更明確地說，本發明涉及一種具有較高數據傳 輸速度的閃存系統。
背景技術：
請參考圖1。圖1是說明現有技術的閃存系統100的示意圖。閃存系統 100包含主機110及閃存卡120。閃存卡120耦接于主機110。主機110包含 周期信號端及數據端。周期信號端用來傳送周期信號CLK、數據端用來交換 數據DAT。閃存卡120耦接于主機110，經由周期信號端接收周期信號CLK， 且經由數據端交換數據DAT。當閃存卡120耦接于主機110時，主機110便 可從閃存卡120存取數據。當主機110傳送數據DAT至閃存卡120時，主機 110經由數據端，傳送一控制指令至閃存卡120以使閃存卡120能準備好接 收數據DAT;主機110并同時提供一周期信號CLK給閃存卡120以同步化。 而當主機110要從閃存卡120讀取數據時，步驟類似上述。請參考圖2。圖2是說明數據DAT于主機110及閃存卡120間的傳輸的 示意圖。如圖2所示，數據DAT包含n個比特(bit)DO、 Dl、 D2…到Dn。于 周期信號CLK的第一個上升緣時，傳送第一個比特DO。在周期信號CLK的下 一個上升緣時，傳送第二個比特D1。因此，比特Dn會于周期信號CLK的第 (n+l)個上升緣時被傳送。假設周期信號CLK的周期為T,則n個比特的數據 DAT總共需要(nT)的時間來完成數據的傳輸。在現有技術中，加速數據傳輸的方法是提高周期信號CLK的頻率。也就 是說，周期T將會降低。但是周期信號CLK的頻率有提升的上限，最高約為 50百萬赫茲(MHz)。若周期信號CLK的頻率高于50百萬赫茲，則會因為噪聲 增加，而降低傳輸的品質。因此，現有技術的閃存系統所能傳輸的速度將被 限制于周期信號CLK而無法有效地提升。發明內容本發明提供一種具有更高數據傳輸速度的方法。該方法包含于 一周期信 號的一上升緣，傳送一第一組數據；以及于該周期信號的該上升緣后的一下 降緣立刻傳送一 第二組數據。本發明另提供一種具有較高數據傳輸速度的方法。該方法包含于 一周期信號的一下降緣，傳送一第一組數據；以及在該周期信號的該下降緣后出現的第一個上升緣，傳送一第二組數據。本發明另提供一種具有較高數據傳輸速度的主機。該主機包含一周期信號端； 一數據端； 一處理器，包含一數據總線端，用來傳送一指令； 一緩沖 區控制器，包含一數據總線端，耦接于該處理器的數據總線端，用來接收該 指令； 一第一輸入端，用來接收奇數組數據； 一第二輸入端，用來接收偶數 組數據； 一第一輸出端，用來傳送奇數組數據；以及一第二輸出端，用來傳 送偶數組數據； 一周期信號產生器(oscillator)用來輸出一周期信號； 一傳 送模塊，耦接于該緩沖區控制器、該周期信號產生器以及該數據端，用來根 據該周期信號傳送從數據端的緩沖區的數據；以及一接收模塊，耦接于該緩 沖區控制器、該周期信號產生器以及該數據端，用來根據該周期信號接收從 數據端的數據及傳送所接收的數據至該緩沖區控制器。本發明另提供一種具有較高數據傳輸速度的閃存卡。該閃存卡包含一數 據端； 一周期信號端，用來接收一周期信號； 一周期信號緩沖器(clock tree)， 耦接于該周期信號端，用來緩沖該周期信號并據以產生一緩沖周期信號；一 緩沖區控制器，包含一第一輸入端，用來接收奇數組數據； 一第二輸入端， 用來接收偶數組數據； 一第一輸出端，用來傳送奇數組數據；以及一第二輸 出端，用來傳送偶數組數據； 一傳送模塊，耦接于該緩沖區控制器、該周期 信號緩沖器以及該數據端，用來根據該緩沖周期信號的上升緣與下降緣傳送 數據； 一接收模塊，耦接于該緩沖區控制器、該周期信號緩沖器以及該數據 端，用來根據該緩沖周期信號的上升緣與下降緣接收數據；以及一閃存存儲 裝置，耦接于該緩沖區控制器，用來存儲數據。本發明另提供一種具有較高數據傳輸速度的閃存卡。該閃存卡包含一數 據端； 一周期信號端，用來接收一周期信號； 一緩沖區控制器，包含一第一 輸入端，用來接收奇數組數據； 一第二輸入端，用來接收偶數組數據； 一第 一輸出端，用來傳送奇數組數據；以及一第二輸出端，用來傳送偶數組數據; 一傳送模塊，耦接于該緩沖區控制器、該周期信號端以及該數據端，用來根據該周期信號的上升緣與下降緣傳送數據； 一接收模塊，耦接于該緩沖區控 制器、該周期信號端以及該數據端，用來根據該周期信號的上升緣與下降緣接收數據；以及一閃存存儲裝置，耦接于該緩沖區控制器，用來存儲數據。本發明另提供一種具有較高數據傳輸速度的閃存系統。該系統包含一周期信號端； 一數據端； 一主機，包含一處理器，包含一數據總線端，用來傳 送一控制指令； 一緩沖區控制器，包含一數據總線端，耦接于該處理器的該 數據總線端，用來接收該控制指令； 一第一輸入端，用來接收奇數組數據； 一第二輸入端，用來接收偶數組數據； 一第一輸出端，用來傳送奇數組數據； 一第二輸出端，用來傳送偶數組數據； 一周期信號產生器，用來輸出一周期 信號； 一傳送模塊，耦接于該緩沖區控制器、該周期信號產生器，以及該數 據端之間，用來根據該周期信號傳送從該緩沖區至該數據端的數據； 一接收 模塊，耦接于該緩沖區控制器、該周期信號產生器，以及該數據端之間，用 來根據該周期信號接收從該數據端傳送來的數據及所接收的數據至該緩沖區 控制器；以及一閃存卡，耦接于該周期信號端與該數據端，用來根據該周期 信號，經由該數據端，傳送或接收數據。


圖1是說明現有技術的閃存系統的示意圖。圖2是說明數據在主機及閃存卡間的傳輸的示意圖。圖3是說明根據本發明的第一實施例在主機與閃存卡間數據傳輸的示意圖。圖4是說明根據本發明的第二實施例在主機與閃存卡間數據傳輸的示意圖。圖5是根據本發明的第一實施例的主機的示意圖。圖6是根據本發明的第一實施例的內存卡的示意圖。圖7是根據本發明的第一實施例的接收模塊的電路示意圖。圖8是根據本發明的第一實施例的傳送模塊的傳送模塊的電路示意圖。圖9是說明當內存卡傳送數據時，傳送模塊的時序示意圖。圖10是根據本發明的第 一 實施例的傳送模塊的傳送模塊的電路示意圖。圖11是說明當內存卡傳送數據時，傳送模塊的時序示意圖。圖12是根據本發明的第二實施例的傳送模塊的傳送模塊的電路示意圖。X2圖13是說明當內存卡傳送數據時，傳送模塊的時序示意圖。圖14是根據本發明的第二實施例的傳送模塊的傳送模塊的電路示意15是說明當內存卡傳送數據時，傳送模塊的時序示意圖。圖16是根據本發明第二實施例的內存卡的示意圖。圖17是根據本發明的閃存卡的第 一實施例的傳送模塊的電路示意圖。圖18是說明當內存卡傳送數據時，傳送模塊的時序示意圖。圖19是根據本發明的閃存卡的第二實施例的傳送模塊的電路示意圖。圖20是說明當內存卡傳送數據時，傳送模塊的時序示意圖。附圖符號說明100110、 500 120、 600、 1600 CLK、 CLKI、 BCLK DATDO、 Dl、 D2…Dn 5 01502、 601、 1601503、 602、 1602 504INV F S BA、 B、 C、 D、 E、 F、 G、 XI606、 1606603、 1603604、 800、 l畫、1200、 1400、 1604、 1700、 1900605、 1605閃存系纟充主機內存卡周期信號數據比特處理器緩沖區控制器數據緩沖區周期信號產生器反相器觸發器選擇裝置緩沖區節點周期信號緩沖器閃存模塊傳送模塊接收模塊 低輸入端H 高輸入端 0 輸出端 C 控制端。
具體實施方式
請參考圖3。圖3是說明根據本發明的第一實施例在主機與閃存卡間數 據傳輸的示意圖。在本發明的閃存系統中，在周期信號CLK的上升緣與下降 緣，皆會傳送數據DAT。因此在周期T中，便可傳送2個比特。換句話說， 數據傳輸的速度便可倍增。如圖3所示，數據DAT包含n個比特D0、 Dl、 D2… Dn。在周期信號CLK的第一個上升緣時，傳送第1個比特D0、在周期信號CLK 的第一個下降緣時，傳送第2個比特D1。因此，數據DAT的n個比特總共傳 輸的時間便可縮減為(nT/2)。而當主機要從閃存卡讀取數據時，步驟類似上 述。請參考圖4。圖4是說明根據本發明的第二實施例在主機與閃存卡間數 據傳輸的示意圖。圖4的概念類似于圖3，不同之處在于圖4中，第l個比 特DO是在周期信號CLK的下降緣傳送。因此，第2個比特D1是在周期信號 CLK的上升緣傳送。同樣地，數據DAT的n個比特總共傳輸的時間便可縮減 為(nT/2)。請參考圖5。圖5是根據本發明的第一實施例的主機500的示意圖。主 機500包含處理器501、緩沖區控制器502、數據緩沖區503、周期信號產生 器(oscillator) 504、傳送模塊505、接收模塊506，以及緩沖區B3。除此之 外，主機5 00亦可包含周期信號端及數據端。周期信號端用來傳送周期信號 CLK至外部裝置、數據端用來與外部裝置交換數據DAT。處理器501包含一數據總線端，耦接于緩沖區控制器502，用來傳送緩 沖區控制指令至緩沖區控制器502。緩沖區控制器502包含第一輸出端與第 二輸出端、第一輸入端與第二輸入端。緩沖區控制器502的第一與第二輸出 端是用來傳送數據、緩沖區控制器502的第一與第二輸入端是用來根據所接 收的緩沖區控制指令，接收數據。數據緩沖區503耦接于緩沖區控制器502， 用來緩沖數據。周期信號產生器504經由緩沖區B3耦接于周期信號端。因為周期信號 CLK是用來傳送至外部裝置，因此需要經由緩沖區B3來緩沖，提高電流或電壓的大小，以抵抗外部的噪聲，并避免錯誤的產生。因此，周期信號CLK經 由緩沖后才傳送至周期信號端。傳送模塊505包含觸發器F1及F2、選擇裝置S1、反相器INV5，以及緩 沖區B1。觸發器F1包含輸入端、控制端及輸出端。觸發器F1的輸入端耦接 于緩沖區控制器502的第一輸出端，用來接收緩沖區控制器502所輸出的數 據、觸發器F1的控制端耦接于周期信號產生器504,用來接收周期信號CLK、 觸發器F1的輸出端耦接于選擇裝置Sl。在周期信號CLK的上升緣時，觸發 器F1傳送其輸入端所接收的數據至其輸出端。觸發器F2包含輸入端、控制 端及輸出端。觸發器F2的輸入端耦接于緩沖區控制器502的第二輸出端，用 來接收緩沖區控制器502所輸出的數據、觸發器F2的控制端耦接于反相器 INV5，用來接收反相周期信號ICLK、觸發器F2的輸出端耦接于選擇裝置Sl。 在反相周期信號ICLK的上升緣(周期信號CLK的下降緣)時，觸發器F2傳送 其輸入端所接收的數據至其輸出端。選擇裝置S1包含高輸入端H、低輸入端 L、控制端C，以及輸出端0。選擇裝置Sl的高輸入端H耦接于觸發器Fl的 輸出端、選擇裝置Sl的低輸入端i耦接于觸發器F2的輸出端、選擇裝置Sl 的控制端C耦接于周期信號產生器504、選擇裝置Sl的輸出端O耦接于緩沖 區B1。當周期信號CLK為高電位時，選擇裝置Sl將其高輸入端H耦接于其 輸出端O;當周期信號CLK為低電位時，選擇裝置Sl將其低輸入端L耦接于 其輸出端O。因為待傳送的數據是要傳送至外部裝置，因此待傳送的數據需 要以緩沖區Bl來提升電流或電壓的大小，以抵抗外部的噪聲并降低誤讀的機 率。因此，數據先被緩沖區Bl緩沖過之后，才傳送至數據端。緩沖區B1包 含一輸入端及一輸出端。緩沖區Bl的輸入端耦接于選擇裝置Sl的輸出端0、 緩沖區Bl的輸出端耦接于數據端。接收模塊506包含緩沖區B2、反相器INV4、觸發器F3及F4。觸發器F3 包含輸入端、控制端及輸出端。觸發器F3的輸入端耦接于緩沖區B2的輸出 端，用來接收緩沖區B2輸出的數據、觸發器F3的控制端耦接于周期信號產 生器504，用來接收周期信號CLK、觸發器F3的輸出端耦接于緩沖區控制器 502的第一輸入端。在周期信號CLK的上升緣時，觸發器F3傳送其輸入端所 接收的數據至其輸出端。觸發器F4包含輸入端、控制端及輸出端。觸發器 F4的輸入端耦接于緩沖區B2的輸出端，用來接收緩沖區B2所輸出的數據、 觸發器F4的控制端耦接于反相器INV4,用來接收反相周期信號ICLK、觸發器F4的輸出端耦接于緩沖區控制器502的第二輸入端。在反相周期信號ICLK 的上升緣(周期信號CLK的下降緣)時，觸發器F4傳送其輸入端所接收的數據 至其輸出端。緩沖區B2包含輸入端及輸出端。緩沖區B2的輸入端耦接于數 據端、緩沖區B2的輸出端耦接于觸發器F3與F4的輸入端。因為從數據端接 收的數據已經由外部電路衰減，因此所接收的數據需要以緩沖區B2來提升電 流或電壓的大小，以抵抗外部的噪聲并降低誤讀的機率。因此，數據是先被 緩沖區B2緩沖過之后，才傳送至觸發器F3及F4。假設主機使用圖3的概念，在周期信號CLK的第一個周期的上升緣傳送 第1個比特、然后在同一個周期的下降緣傳送第2個比特，則當主機500有 兩比特(比特O、比特l)要傳送至外部裝置，緩沖區控制器502在周期信號 CLK的第一個周期的上升緣，開始傳送比特0至觸發器F1、而在周期信號CLK 的第一個周期的下降緣，開始傳送比特1至觸發器F2。再假設觸發器F1及 F2皆為上升緣觸發的觸發器，則在周期信號CLK的第一個周期的上升緣，觸 發器Fl將比特Q傳送至選擇裝置Sl的高輸入端H。而在周期信號CLK的第 一個周期的上升緣之后，仍然有半個周期的時間周期信號CLK維持在高電位， 因此能夠使得選擇裝置Sl將高輸入端H耦接至其輸出端0。因此，比特0將 能從觸發器F1、經由選擇裝置S1、緩沖區B1、數據端，傳送至外部裝置。 在周期信號的第一個周期內上升緣之后的下降緣之后，仍然有半個周期的時 間周期信號CLK維持在低電位，因此能夠使得選擇裝置Sl將低輸入端L耦接 至其輸出端O。因此，比特1將能從觸發器F2、經由選擇裝置S1、緩沖區B1、 數據端，傳送至外部裝置。如此一來，兩比特的數據將能在周期信號CLK的 一個周期時間內傳送完畢，相較于現有技術，本發明的傳輸速度較高。當主機500從外部裝置接收一兩比特(比特D0、比特D1)的數據時，數據 是經由數據端，傳送至觸發器F3與F4的輸入端。假設觸發器F3與F4是上 升緣觸發的觸發器，則當周期信號CLK的上升緣時，第一個比特DO經由觸發 器F3傳送至緩沖區控制器502;在周期信號CLK的下降緣時(也就是反相周 期信號ICLK的上升緣)，第二個比特Dl經由觸發器F4傳送至緩沖區控制器 502。如此一來，兩比特的數據將能在周期信號CLK的一個周期時間內接收完 畢，相較于現有技術，本發明的傳輸速度較高。請參考圖6。圖6是根據本發明的第一實施例的內存卡600的示意圖。 如圖6所示，內存卡600包含緩沖區控制器601、數據緩沖區602、閃存模塊603、傳送模塊604、接收模塊605、周期信號緩沖器(clock tree) 606、緩沖 區B4、 B5以及B6。除此之外，內存卡600另包含周期信號端與數據端。內 存卡600的周期信號端是用來接收外部裝置傳送來的周期信號CLK、內存卡 600的數據端是用來接收外部裝置傳送來的數據DAT。緩沖區B4耦接于周期信號端，用來接收周期信號CLK,并產生緩沖周期 信號CLK。由于從外部裝置所接收的周期信號CLK被外部阻抗或噪聲所衰減， 因此，當內存卡600接收到周期信號CLK時，需要以緩沖區B4將周期信號 CLK再次緩沖來提升其電流或電壓的大小。周期信號緩沖器606耦接于緩沖區B4的輸出端，用來接收周期信號ICLK 并緩沖而成為緩沖周期信號BCLK。雖然周期信號CLK已經被緩沖區B4緩沖 過一次，但為了要能提供足夠的驅動力，緩沖過的周期信號ICLK仍必須再被 周期信號緩沖器606緩沖以提升驅動力來驅動各個不同的裝置。周期信號緩 沖器606能夠讓緩沖后的周期信號不會因為有過多的分流而產生周期偏移 (skew)的現象。緩沖區控制器601包含兩輸出端、兩輸入端、兩通用端。在傳送過程中， 緩沖區控制器601經由其兩輸出端，傳送存儲在閃存模塊603的數據至傳送 模塊604，然后傳送模塊604便據以傳送所接收的數據至數據端。在接收過 程中，緩沖區控制器601接收從接收模塊605傳送來的數據并將所接收的數 據存儲在閃存模塊603中。緩沖區控制器601的兩輸出端分別為一第一輸出 端及一第二輸出端。緩沖區控制器601的第一輸出端被設計用來在傳送過程 中，緩沖區控制器601能夠經由其第一輸出端輸出奇數組比特的數據，如第 一個比特、第三個比特、第五個比特…以此類推；緩沖區控制器601的第二 輸出端一皮"^殳計用來在傳送過程中，緩沖區控制器601能夠經由其第二輸出端 輸出偶數組比特的數據，如第二個比特、第四個比特、第六個比特…以此類 推。數據緩沖區602經由緩沖區控制器601的第一通用端，耦接于緩沖區控 制器601。數據緩沖區被設計用來提供閃存模塊603中待傳送的數據的緩沖 功能或緩沖區控制器601要存儲在閃存模塊603中的緩沖功能。閃存模塊603經由緩沖區控制器601的第二通用端，耦接于緩沖區控制 器601。閃存模塊603是設計用來提供數據存取的功能。傳送模塊604耦接于緩沖區控制器601與緩沖區B6之間，作為一傳送接口以使得待傳送的數據能夠在緩沖周期信號BCLK的上升緣與下降緣都能傳 送出去。更明確地說，傳送模塊604耦接于緩沖區控制器601的第一與第二 輸出端，以分別經由緩沖區控制器的第一與第二輸出端，接收緩沖區控制器 601所要傳送的奇數比特與偶數比特。傳送模塊604亦耦接于周期信號緩沖 器606,以接收緩沖周期信號BCLK，如此便可與外部裝置同步。傳送模塊604 亦耦接于緩沖區B6，用來在緩沖周期信號BCLK的上升緣，傳送所接收的奇 數比特的數據以及用來在緩沖周期信號BCLK的下降緣，傳送所接收的偶數比 特的數據，或者用來在緩沖周期信號BCLK的下降緣，傳送所接收的奇數比特 的數據以及用來在緩沖周期信號BCLK的上升緣，傳送所接收的偶數比特的數 據。因為從內存卡600中所傳送至外部的數據會經過外界環境的衰減，所以 設計緩沖區B6來對待傳送的數據緩沖，提升待傳送數據的電流或電壓大小來 抵抗外界噪聲及避免誤讀的情況產生。因此，經由緩沖區B6緩沖過的數據， 便會傳送到數據端，然后傳送至外部。緩沖區B6包含輸入端與輸出端。緩沖 區B6的輸入端耦接于傳送模塊604的輸出端、緩沖區B6的輸出端耦接于數 據端。接收模塊605耦接于緩沖區控制器601與緩沖區B5之間，作為一接收接 口 ，以使得所接收的數據能夠在緩沖周期信號BCLK的上升緣與下降緣都能傳 送出去。更明確地說，接收模塊605耦接于緩沖區控制器601的第一與第二 輸入端，以從數據端接收奇數比特與偶數比特，再分別經由緩沖區控制器601 的第一與第二輸入端，傳送所接收的奇數比特與偶數比特。接收模塊605亦 耦接于周期信號緩沖器606，以接收緩沖周期信號BCLK，如此便可與外部裝 置同步。接收模塊605亦耦接于緩沖區B5，用來在緩沖周期信號BCLK的上 升緣，接收的奇數比特的數據以及用來在緩沖周期信號BCLK的下降緣，接收 的偶數比特的數據，或者用來在緩沖周期信號BCLK的下降緣，接收的奇數比 特的數據以及用來在緩沖周期信號BCLK的上升緣，接收的偶數比特的數據。此外，標示出節點A、 B、 C、 D、 E及F是用來簡化以下的說明。節點A、 B、 C、 D、 E及F分別代表緩沖區控制器601的第一輸出端、緩沖區控制器602 的第二輸出端、緩沖區控制器601的第一輸入端、緩沖區控制器601的第二 輸入端、周期信號緩沖器606的輸出端、及數據端。節點A-E更細部的耦接 關系將如同前述與圖6，在此不再贅述。請參考圖7。圖7是根據本發明的第一實施例的接收模塊605的電路示 意圖。如圖7所示，接收模塊605包含二觸發器F5及反相器INV3。反相器 INV3耦接于節點E，用來接收緩沖周期信號BCLK，并據以產生反相緩沖周期 信號IBCLK。緩沖周期信號BCLK與反相緩沖周期信號IBCLK互為反相。觸發 器F5包含一輸入端、 一輸出端及一控制端。觸發器F5的輸入端耦接于緩沖 區B5的輸出端，以接收數據；觸發器F5的輸出端用來輸出所接收的數據至 節點C;觸發器F5的控制端耦接于節點E，以用來接收緩沖周期信號BCLK。 觸發器F5是根據其控制端上的信號狀態來輸出所接收的數據。觸發器F6包 含一輸入端、 一輸出端及一控制端。觸發器F6的輸入端耦接于緩沖區B5的 輸出端，以接收數據；觸發器F6的輸出端用來輸出所接收的數據至節點D; 觸發器F6的控制端耦接于反相器INV3的輸出端，以用來接收反相緩沖周期 信號IBCLK。觸發器F6根據其控制端上的信號狀態來輸出所接收的數據。假設觸發器F5與F6皆為上升緣觸發的觸發器，則當內存卡600接收一 兩比特的數據(比特DO、 Dl)時，數據能夠經由觸發器F5及F6的輸入端傳送。 在緩沖周期信號BCLK的上升緣時，第一個比特DO經由觸發器F5傳送至緩沖 區控制器601;在緩沖周期信號BCLK的下降緣時，第二個比特D1經由觸發 器F6傳送至緩沖區控制器601,如此一來便能提高傳輸的速度。請參考圖8。圖8是根據本發明的第一實施例的傳送模塊604的傳送模 塊800的電路示意圖。傳送模塊800包含二觸發器F7與F8、選擇裝置S2、 反相器INV4及緩沖區B6。反相器INV4耦接于周期信號緩沖器606 (節點E) 的輸出端，用來接收緩沖周期信號BCLK,并據以產生反相緩沖周期信號 IBCLK。周期信號BCLK與IBCLK互為反相。觸發器F7包含輸入端、輸出端及 控制端。觸發器F7的輸入端耦接于緩沖區控制器601的第一輸出端(節點A), 用來接收從緩沖區控制器601輸出的數據；觸發器F7的控制端耦接于周期信 號緩沖器606的輸出端(節點E),用來接收緩沖周期信號BCLK;觸發器F7的 輸出端耦接于選擇裝置S2的高輸入端H。在緩沖周期信號BCLK的上升緣時， 觸發器F7傳送其輸入端所接收的數據至輸出端。觸發器F8包含輸入端、輸 出端及控制端。觸發器F8的輸入端耦接于緩沖區控制器601的第二輸出端(節 點B)以接收數據；觸發器F8的控制端耦接于反相器INV4，用來接收反相緩 沖周期信號IBCLK;觸發器F8的輸出端耦接于選^t奪裝置S2的^(氐輸入端L。在 反相緩沖周期信號IBCLK的上升緣(緩沖周期信號BCLK的下降緣)時，觸發器F8傳送其輸入端所接收的數據至輸出端。選擇裝置S2包含低輸入端L、高輸 入端H、控制端C及輸出端0。選擇裝置S2的低輸入端L耦接于觸發器F8的 輸出端；選擇裝置S2的高輸入端H耦接于觸發器F7的輸出端；選擇裝置S2 的控制端耦接于周期信號緩沖器606的輸出端(節點E);選擇裝置S2的輸出 端耦接于緩沖區B6。當緩沖周期信號BCLK為高電位時，選擇裝置S2將其高 輸入端H耦接至其輸出端0;當緩沖周期信號BCLK為低電位時，選擇裝置S2 將其低輸入端L耦接至其輸出端0。請參考圖9。圖9是說明當內存卡600傳送數據時，傳送模塊800的時 序示意圖。假設內存卡600使用圖3的概念傳送數據，也就是說，第一比特 在第一個周期的上升緣傳送、第二比特在第一個周期的下降緣傳送。另外再 假設維持在高電位的時間為5T、低電位的時間亦為5T。而每個元件中都會有 延遲效應，如在緩沖區B4、周期信號緩沖器606、觸發器F7與F8及選擇裝 置S2。因此，再假設在緩沖區B4、周期信號緩沖器606、觸發器F7與F8及 選擇裝置S2的延遲皆為時間長度T。當內存卡600欲傳送一四比特(比特D0、 Dl、 D2、 D3)的數據至外部裝置時，如圖9中的CLK部分所示，緩沖區控制器 601開始傳送比特DO至觸發器F7、比特Dl至觸發器F8，然后再傳送比特D2 至觸發器F7、比特D3至觸發器F8。再假設觸發器F7與F8皆為上升緣觸發 的觸發器。由于觸發器F8的控制端耦接于反相器INV4,因此觸發器F8的輸 出端(節點X2)會根據反相緩沖周期信號IBCLK輸出數據。如圖9的BCLK部 分所示，周期信號CLKI較周期信號CLK延遲一時間長度T、而周期信號BCLK 較周期信號CLKI延遲一時間長度T。因此，如圖9的X1部分所示，觸發器 F7在時間長度2T之后，被周期信號BCLK所觸發。而由于觸發器F7本身亦 有延遲(時間長度T),因此，比特D0是在時間長度3T的后才會出現在觸發 器F7的輸出端(節點X1)。因為觸發器F8的控制端耦接于反相器INV4，觸發 器F8便根據周期信號IBCLK,將數據輸出于觸發器F8的輸出端(節點X2)。 如圖9的IBCLK部分所示，周期信號CLKI是較周期信號CLK延遲一時間長度 T。周期信號IBCLK較周期信號CLKI延遲一時間長度T。因此，如圖9的X2 部分所示，觸發器F8在時間長度8T之后，被周期信號IBCLK所觸發。而由 于觸發器F8本身亦有延遲(時間長度T)，因此比特Dl是在時間長度9T之后 才會出現在觸發器F7的輸出端(節點X2)。而選擇裝置S2在其低輸入端L與 輸出端O之間亦有延遲(時間長度T)。因此，如圖9的F部分所示，第l個比特D0在時間長度4T后可得。因此，根據上述假設的設計，內存卡600在 傳輸數據時，會延遲時間長度4T。請參考圖10。圖10是根據本發明的第一實施例的傳送模塊604的傳送 模塊1000的電路示意圖。傳送模塊1000包含二觸發器F7與F8、選擇裝置 S2、反相器INV4及緩沖區B6。反相器INV4耦接于周期信號緩沖器606 (節點 E)的輸出端，用來接收緩沖周期信號BCLK,并據以產生反相緩沖周期信號 IBCLK。周期信號BCLK與IBCLK互為反相。觸發器F7包含輸入端、輸出端及 控制端。觸發器F7的輸入端耦接于緩沖區控制器601的第一輸出端(節點A)， 用來接收從緩沖區控制器601輸出的數據；觸發器F7的控制端耦接于反相迄 INV4的輸出端，用來接收反相緩沖周期信號IBCLK;觸發器F7的輸出端耦接 于選擇裝置S2的低輸入端L。在周期信號IBCLK的上升緣時(周期信號BCLK 的下降緣)，觸發器F7傳送其輸入端所接收的數據至輸出端。觸發器F8包含 輸入端、輸出端及控制端。觸發器F8的輸入端耦接于緩沖區控制器601的第 二輸出端(節點B)以接收數據；觸發器F8的控制端耦接于周期信號緩沖器 606 (節點E)，用來接收緩沖周期信號BCLK;觸發器F8的輸出端耦接于選擇 裝置S2的高輸入端H。在緩沖周期信號BCLK的上升緣時，觸發器F8傳送其 輸入端所接收的數據至輸出端。選擇裝置S2包含低輸入端L、高輸入端H、 控制端C及輸出端0。選擇裝置S2的低輸入端L耦接于觸發器F7的輸出端； 選擇裝置S2的高輸入端H耦接于觸發器F8的輸出端；選擇裝置S2的控制端 耦接于周期信號緩沖器606的輸出端(節點E);選擇裝置S2的輸出端耦接于 緩沖區B6。當緩沖周期信號BCLK為高電位時，選擇裝置SZ將其高輸入端H 耦接至其輸出端O;當緩沖周期信號BCLK為低電位時，選擇裝置S2將其低 輸入端L耦接至其輸出端0。請參考圖11。圖U是說明當內存卡600傳送數據時，傳送模塊1000的 時序示意圖。假設內存卡600使用圖4的概念傳送數據，也就是說，第一比 特于第一個周期的下降緣傳送、第二比特在第一比特所傳送的下降緣后緊鄰 的上升緣傳送。另外再假設維持于高電位的時間為5T、低電位的時間亦為5T。 而每個元件中都會有延遲效應，如在緩沖區B4、周期信號緩沖器606、觸發 器F7與F8及選擇裝置S2。因此，再假設于緩沖區B4、周期信號緩沖器606、 觸發器F7與F8及選擇裝置S2的延遲皆為時間長度T。當內存卡600欲傳送 一四比特(比特DO、 Dl、 D2、 D3)的數據至外部裝置時，如圖11的CLK部分所示，緩沖區控制器601開始傳送比特DO至觸發器F7、比特Dl至觸發器F8, 然后再傳送比特D2至觸發器F7、比特D3至觸發器F8。再假設觸發器F7與 F8皆為上升緣觸發的觸發器。由于觸發器F7的控制端耦接于反相器INV4, 因此觸發器F7的輸出端(節點Xl)會根據反相緩沖周期信號IBCLK輸出數據。 如圖11的BCLK部分所示，周期信號CLKI較周期信號CLK延遲一時間長度T、 而周期信號BCLK較周期信號CLKI延遲一時間長度T。因此，如圖11的XI 部分所示，觸發器F7于時間長度2T之后，被周期信號IBCLK所觸發。而由 于觸發器F7本身亦有延遲(時間長度T),因此比特DO是在時間長度3T之后 才會出現在觸發器F7的輸出端(節點X1)。因為觸發器F8的控制端耦接于周 期信號緩沖器606 (節點E),觸發器F8便根據周期信號BCLK,將數據輸出于 觸發器F8的輸出端(節點X2)。如圖11的BCLK部分所示，周期信號CLKI是 較周期信號CLK延遲一時間長度T。周期信號BCLK較周期信號CLKI延遲一 時間長度T。因此，如圖11的X2部分所示，觸發器F8于時間長度7T之后， 被周期信號BCLK所觸發。而由于觸發器F8本身亦有延遲(時間長度T)，因 此比特Dl是在時間長度8T之后才會出現在觸發器F8的輸出端(節點X2)。 而選擇裝置S2在其低輸入端L與輸出端O之間亦有延遲(時間長度T)。因此， 如圖11的F部分所示，第1個比特D0于時間長度4T后可得。因此，根據上 述假設的設計，內存卡600于傳輸數據時，會延遲時間長度4T。請參考圖12。圖12是根據本發明的第二實施例的傳送模塊604的傳送 模塊1200的電路示意圖。傳送模塊1200包含二觸發器F9與FIO、選擇裝置 S3及反相器INV5。反相器INV5耦接于周期信號緩沖器606 (節點E)的輸出端， 用來接收緩沖周期信號BCLK,并據以產生反相緩沖周期信號IBCLK。周期信 號BCLK與IBCLK互為反相。觸發器F9包含輸入端、輸出端及控制端。觸發 器F9的輸入端耦接于緩沖區控制器601的第一輸出端(節點A)，用來接收從 緩沖區控制器601輸出的數據；觸發器F9的控制端耦接于反相器INV5的輸 出端，用來接收周期信號IBCLK;觸發器F9的輸出端耦接于選擇裝置S3的 高輸入端H。在周期信號IBCLK的上升緣時(意即周期信號BCLK的下降緣)， 觸發器F9傳送其輸入端所接收的數據至輸出端。觸發器F10包含輸入端、輸 出端及控制端。觸發器F10的輸入端耦接于緩沖區控制器601的第二輸出端 (節點B)以接收數據；觸發器F10的控制端耦接于周期信號緩沖器606 (節點 E),用來接收緩沖周期信號BCLK;觸發器F1Q的輸出端耦接于選擇裝置S32的低輸入端L。在周期信號BCLK的上升緣時，觸發器F10傳送其輸入端所接 收的數據至輸出端。選擇裝置S3包含低輸入端L、高輸入端H、控制端C及 輸出端0。選擇裝置S3的低輸入端L耦接于觸發器F10的輸出端；選擇裝置 S3的高輸入端H耦接于觸發器F9的輸出端；選擇裝置S3的控制端耦接于周 期信號緩沖器606的輸出端(節點E);選擇裝置S3的輸出端耦接于緩沖區B7。 當緩沖周期信號BCLK為高電位時，選擇裝置S3將其高輸入端H耦接至其輸 出端0;當緩沖周期信號BCLK為低電位時，選擇裝置S2將其低輸入端L耦 接至其輸出端0。請參考圖13。圖13是說明當內存卡600傳送數據時，傳送模塊1200的 時序示意圖。假設內存卡600使用圖3的概念傳送數據，也就是說，第一比 特于第一個周期的上升緣傳送、第二比特在第一個周期的下降緣傳送。另外 再假設維持于高電位的時間為5T、低電位的時間亦為5T。而每個元件中都會 有延遲效應，如在緩沖區B4、周期信號緩沖器606、觸發器F9與F10及選擇 裝置S3。因此，再假設于緩沖區B4、周期信號緩沖器606、觸發器F9與F10 及選擇裝置S3的延遲皆為時間長度T。當內存卡600欲傳送一四比特(比特 DO、 Dl、 D2、 D3)的數據至外部裝置時，緩沖區控制器601開始傳送比特DO 至觸發器F9、比特D1至觸發器F1Q，然后再傳送比特D2至觸發器F9、比特 D10至觸發器F8。再假設觸發器F9與F10皆為上升緣觸發的觸發器。由于觸 發器F9的控制端是耦接于反相器INV5,因此觸發器F9的輸出端(節點XI) 會根據反相緩沖周期信號IBCLK輸出數據。如圖13的IBCLK部分所示，周期 信號IBCLK較周期信號CLK延遲一時間長度2T。因此，如圖13的XI部分所 示，觸發器F9于時間長度2T之后，被周期信號IBCLK所觸發。而由于觸發 器F9本身亦有延遲(時間長度T),因此比特DO是在時間長度3T之后才會出 現在觸發器F9的輸出端(節點XI)。因為觸發器F10的控制端耦接于周期信 號緩沖器606 (節點E),觸發器F10便根據周期信號BCLK,將數據輸出于觸 發器F10的輸出端(節點X2)。如圖13的BCLK部分所示，周期信號BCLK是 較周期信號CLK延遲一時間長度2T。因此，如圖13的X2部分所示，觸發器 F10于時間長度7T之后，被周期信號BCLK所觸發。而由于觸發器F10本身 亦有延遲(時間長度T)，因此比特Dl是在時間長度8T之后才會出現在觸發 器F10的輸出端(節點X2)。因為選擇裝置S3的控制端C耦接于周期信號緩 沖器606 (節點E),因此于選擇裝置S3的低輸入端L與高輸入端H上的數據將會根據周期信號BCLK輸出于選擇裝置S3的輸出端0上。如圖13的BCLK 部分與S3部分所示，周期信號BCLK較周期信號CLK延遲一時間長度2T,而 選擇裝置S3本身亦有一延遲時間長度T。因此，如圖13的F部分所示，第l 個比特DO在時間長度3T后可得。因此，根據上述假設的設計，內存卡600 于傳輸數據時，會延遲時間長度3T。請參考圖14。圖14是根據本發明的第二實施例的傳送模塊604的傳送 模塊1400的電路示意圖。傳送模塊1400包含二觸發器F9與F10、選擇裝置 S3及反相器INV5。反相器INV5耦接于周期信號緩沖器606 (節點E)的輸出端， 用來接收緩沖周期信號BCLK，并據以產生反相緩沖周期信號IBCLK。周期信 號BCLK與IBCLK互為反相。觸發器F9包含輸入端、輸出端及控制端。觸發 器F9的輸入端耦接于緩沖區控制器601的第一輸出端(節點A)，用來接收從 緩沖區控制器601輸出的數據；觸發器F9的控制端耦接于周期信號緩沖器 606的輸出端(節點E),用來接收周期信號BCLK;觸發器F9的輸出端耦接于 選擇裝置S3的低輸入端L。在周期信號BCLK的上升緣時，觸發器F9傳送其 輸入端所接收的數據至輸出端。觸發器F10包含輸入端、輸出端及控制端。 觸發器F10的輸入端耦接于緩沖區控制器601的第二輸出端(節點B)以接收 數據；觸發器F10的控制端耦接于反相器INV5的輸出端，用來接收反相緩沖 周期信號IBCLK;觸發器F1Q的輸出端耦接于選擇裝置S3的高輸入端H。于 周期信號IBCLK的上升緣(緩沖周期信號BCLK的下降緣)時，觸發器F10傳送 其輸入端所接收的數據至輸出端。選擇裝置S3包含低輸入端L、高輸入端H、 控制端C及輸出端0。選擇裝置S3的低輸入端L耦接于觸發器F9的輸出端； 選擇裝置S3的高輸入端H耦接于觸發器F10的輸出端；選擇裝置S3的控制 端耦接于周期信號緩沖器606的輸出端(節點E);選擇裝置S3的輸出端耦接 于緩沖區B7。當緩沖周期信號BCLK為高電位時，選擇裝置S3將其高輸入端 H耦接至其輸出端O;當緩沖周期信號BCLK為低電位時，選擇裝置S2將其低 輸入端L耦接至其輸出端0。請參考圖15。圖15是說明當內存卡600傳送數據時，傳送模塊1400的 時序示意圖。假設內存卡600使用圖4的概念傳送數據，也就是說，第一比 特于第一個周期的下降緣傳送、第二比特在第一比特傳送的下降緣后的第一 個上升緣傳送。另外再假設維持于高電位的時間為5T、低電位的時間亦為5T。 而每個元件中都會有延遲效應，如在緩沖區B4、周期信號緩沖器606、觸發器F9與F10及選擇裝置S3。因此，再假設于緩沖區B4、周期信號緩沖器606、 觸發器F9與F10及選擇裝置S3的延遲皆為時間長度T。當內存卡600欲傳 送一四比特(比特DO、 Dl、 D2、 D3)的數據至外部裝置時，緩沖區控制器601 于周期信號CLK的第一個下降緣，傳送比特DO至觸發器F9、比特Dl至觸發 器FIO，然后再于傳送比特DO與Dl后的第一個上升緣，傳送比特D2至觸發 器F9、比特D3至觸發器F10。再假設觸發器F9與F10皆為上升緣觸發的觸 發器。由于觸發器F9的控制端耦接于周期信號緩沖器606，因此觸發器F9 的輸出端(節點Xl)會根據緩沖周期信號BCLK輸出數據。如圖15的BCLK部 分所示，周期信號BCLK較周期信號CLK延遲一時間長度2T。因此，如圖15 的X1部分所示，觸發器F9于時間長度2T之后，被周期信號BCLK所觸發。 而由于觸發器F9本身亦有延遲(時間長度T)，因此比特DO是在時間長度3T 之后才會出現在觸發器F9的輸出端(節點XI)。因為觸發器F10的控制端耦 接于反相器INV5的輸出端，觸發器F10便根據周期信號IBCLK,將數據輸出 于觸發器F1G的輸出端(節點X2)。如圖15的IBCLK部分所示，周期信號IBCLK 是較周期信號CLK延遲一時間長度2T。因此，如圖13的X2部分所示，觸發 器F10于時間長度7T之后，被周期信號IBCLK所觸發。而由于觸發器F10本 身亦有延遲(時間長度T),因此比特Dl是在時間長度8T之后才會出現在觸 發器F10的輸出端(節點X2)。因為選擇裝置S3的控制端C耦接于周期信號 緩沖器606 (節點E),因此，在選擇裝置S3的低輸入端L與高輸入端H上的 數據將會根據周期信號BCLK輸出于選擇裝置S3的輸出端0上。如圖15的 BCLK部分與S3部分所示，周期信號BCLK較周期信號CLK延遲一時間長度2T， 而選擇裝置S3本身亦有一延遲時間長度T。因此，如圖15的F部分所示， 第1個比特D0于時間長度3T后可得。因此，根據上述假設的設計，內存卡 600于傳輸數據時，會延遲時間長度3T。根據圖13與圖15,可以了解當內存卡600使用傳送模塊1200或1400 作為接口時，可較傳送模塊800減少更多的延遲時間。請參考圖16。圖16是根據本發明第二實施例的內存卡1600的示意圖。 圖16中所有元件皆與圖6中的元件相同，相關敘述不再贅述。圖16與圖6 的差異在于傳送模塊1604另耦接于一緩沖區B8(節點G)。如此一來，周期信 號CLKI便可直接輸入到傳送模塊1604。請參考圖17。圖17是根據本發明的閃存卡1600的第一實施例的傳送模塊1700的電路示意圖。圖17中的元件皆與圖12中的元件類似，不同之處在 于圖17與圖12的耦接關系。在傳送模塊1700中，選擇裝置S4的控制端C 直接耦接于緩沖區B8(節點G)，而不是經由周期信號緩沖器1606,來接收周 期信號CLK。因此，選擇裝置S4所產生的延遲將小于傳送模塊1200的選擇 裝置S2所產生的延遲。因此，閃存卡1600利用傳送模塊1700提供較小延遲 的數據傳輸。而閃存卡1600可利用傳送模塊1700與圖3的概念以取得最小 的延遲時間。請參考圖18。圖18是說明當內存卡1600傳送數據時，傳送模塊1700 的時序示意圖。假設內存卡1600使用圖3的概念傳送數據，也就是說，第一比特于第一個周期的上升傳送、第二比特在第一比特傳送的上升緣后的第一 個下降緣傳送。另外，再假設維持于高電位的時間為5T、低電位的時間亦為 5T。而每個元件中都會有延遲效應，如在緩沖區B8、周期信號緩沖器1606、 觸發器Fll與F12及選擇裝置S4。因此，再假設在緩沖區B8、周期信號緩沖 器1606、觸發器Fll與F12及選擇裝置S4的延遲皆為時間長度T。當內存卡 1600欲傳送一四比特(比特D0、 Dl、 D2、 D3)的數據至外部裝置時，緩沖區控 制器1401于周期信號CLK的第一個上升緣，傳送比特DO至觸發器Fll、比 特D1至觸發器F12，然后再于傳送比特DO與Dl后的第一個下降緣，傳送比 特D2至觸發器F11、比特D3至觸發器F12。再假設觸發器Fll與F12皆為上 升緣觸發的觸發器。由于觸發器Fll的控制端耦接于反相器INV6,因此觸發 器Fll的輸出端(節點Xl)會根據反相緩沖周期信號IBCLK輸出數據。如圖18 的IBCLK部分所示，周期信號IBCLK較周期信號CLK延遲一時間長度2T。因 此，如圖18的X1部分所示，觸發器Fll于時間長度2T之后，被周期信號 IBCLK所觸發。而由于觸發器F11本身亦有延遲(時間長度T)，因此比特DO 是在時間長度3T之后才會出現在觸發器Fll的輸出端(節點XI)。因為觸發 器F12的控制端耦接于周期信號緩沖器1606的輸出端(節點E)，觸發器F12 便根據周期信號BCLK，將數據輸出于觸發器F12的輸出端(節點X2)。如圖 15的BCLK部分所示，周期信號BCLK是較周期信號CLK延遲一時間長度2T。 因此，如圖18的X2部分所示，觸發器F12在時間長度7T之后，被周期信號 BCLK所觸發。而由于觸發器F12本身亦有延遲(時間長度T)，因此比特D1是 在時間長度8T之后才會出現在觸發器Fl 2的輸出端(節點X2)。因為選擇裝 置S4的控制端C耦接于緩沖區B8,因此于選擇裝置S4的低輸入端L與高輸入端H上的數據將會根據周期信號CLKI輸出于選擇裝置S4的輸出端0上。 如圖18的BCLK部分與S4部分所示，周期信號CLKI較周期信號CLK延遲一 時間長度2T，而選擇裝置S4本身亦有一延遲時間長度T。因此，如圖18所 示，第1個比特D0于時間長度2T后可得。因此，根據上述假設的設計，內 存卡1600在傳輸數據時，會延遲時間長度2T。請參考圖19。圖19是根據本發明的閃存卡1600的第二實施例的傳送模 塊1900的電路示意圖。圖19中的元件皆與圖14中的元件類似，不同之處在 于圖19與圖14的耦接關系。在傳送模塊1900中，選擇裝置S5的控制端C 直接耦接于緩沖區B8(節點G)，而不是經由周期信號緩沖器1606，來接收周 期信號CLK。因此，選擇裝置S5所產生的延遲將小于傳送模塊1000的選擇 裝置S3所產生的延遲。因此，閃存卡1600利用傳送模塊1900提供較小延遲 的數據傳輸。而閃存卡1600可利用傳送模塊1900與圖4的概念以取得最小 的延遲時間。請參考圖20。圖20是說明當內存卡1600傳送數據時，傳送模塊1900 的時序示意圖。假設內存卡1600使用圖4的概念傳送數據，也就是說，第一 比特于第一個周期的下降緣傳送、第二比特在第一比特傳送的下降緣后的第 一個上升緣傳送。另外再假設維持在高電位的時間為5T、低電位的時間亦為 5T。而每個元件中都會有延遲效應，如在緩沖區B8、周期信號緩沖器1606、 觸發器F13與F14及選擇裝置S5。因此，再假設在緩沖區B8、周期信號緩沖 器1606、觸發器F13與F14及選擇裝置S5的延遲皆為時間長度T。當內存卡 1600欲傳送一四比特(比特D0、 Dl、 D2、 D3)的數據至外部裝置時，緩沖區控 制器1601在周期信號CLK的第一個下降緣，傳送比特D0至觸發器F13、比 特D1至觸發器F14,然后再在傳送比特DO與Dl后的第一個上升緣，傳送比 特D2至觸發器F13、比特D3至觸發器F14。再假設觸發器F13與F14皆為上 升緣觸發的觸發器。由于觸發器F13的控制端耦接于周期信號緩沖器1606 (節 點E)，因此觸發器F13的輸出端(節點Xl)會根據周期信號BCLK輸出數據。 如圖20的BCLK部分所示，周期信號BCLK較周期信號CLK延遲一時間長度 2T。因此，如圖20的X1部分所示，觸發器F13于時間長度2T之后，被周期 信號BCLK所觸發。而由于觸發器F13本身亦有延遲(時間長度T),因此比特 DO是在時間長度3T之后才會出現在觸發器F13的輸出端(節點XI)。因為觸 發器F14的控制端耦接于反相器INV7的輸出端，觸發器F14便根據周期信號IBCLK,將數據輸出于觸發器F14的輸出端(節點X2)。如圖20的IBCLK部分 所示，周期信號IBCLK是較周期信號CLK延遲一時間長度2T。因此，如圖20 的X2部分所示，觸發器F12于時間長度7T之后，被周期信號IBCLK所觸發。 而由于觸發器F14本身亦有延遲(時間長度T)，因此比特Dl是在時間長度8T 之后才會出現在觸發器F14的輸出端(節點X2)。因為選擇裝置S5的控制端C 耦接于緩沖區B8,因此于選擇裝置S5的低輸入端L與高輸入端H上的數據 將會根據周期信號BCLK輸出于選擇裝置S5的輸出端O上。如圖20的BCLK 部分與S5部分所示，周期信號BCLK較周期信號CLK延遲一時間長度T，而 選擇裝置S5本身亦有一延遲時間長度T。因此，如圖18所示，第l個比特 DO于時間長度2T后可得。因此，根據上述假設的設計，內存卡1600于傳輸 數據時，會延遲時間長度2T。根據圖19與圖20，本發明的閃存卡1600所使用的傳送模塊1700與1900 可提高傳輸速度，相較于內存卡600，能有較短的傳輸時間。綜上論陳，本發明提供一具有較高數據傳輸速度的閃存系統而提供使用 者更大的便利性。以上所述僅為本發明的較佳實施例，凡依本發明申請專利范圍所做的均 等變化與修飾，皆應屬本發明的涵蓋范圍。
權利要求
1.一種具有更高數據傳輸速度的方法，包含在一周期信號的一上升緣，傳送一第一組數據；以及在該周期信號的該上升緣后的一下降緣立刻傳送一第二組數據。
2. —種具有較高數據傳輸速度的方法，包含 在一周期信號的一下降緣，傳送一第一組數據；以及 在該周期信號的該下降緣后出現的第一個上升緣，傳送一第二組數據。
3. —種具有較高數據傳輸速度的主機，包含 一周期信號端；一數據端；一處理器，包含一數據總線端，用來傳送一指令； 一緩沖區控制器，包含一數據總線端，耦接于該處理器的數據總線端，用來接收該指令；一第一輸入端，用來接收奇數組數據；一第二輸入端，用來接收偶數組數據；一第一輸出端，用來傳送奇數組數據；以及 一第二輸出端，用來傳送偶數組數據；一周期信號產生器用來輸出一周期信號；一傳送模塊，耦接于該緩沖區控制器、該周期信號產生器以及該數據端, 用來根據該周期信號傳送從數據端的緩沖區的數據；以及一接收模塊，耦接于該緩沖區控制器、該周期信號產生器以及該數據端， 用來根據該周期信號接收從數據端的數據及傳送所接收的數據至該緩沖區控制器。
4. 如權利要求3所述的主機，另包含一數據緩沖區，耦接于該緩沖區控 制器，用來緩沖數據。
5. 如權利要求3所述的主機，其中，該傳送模塊包含 一選擇裝置，包含一高輸入端； 一低輸入端；一控制端，耦接于該周期信號產生器，用來接收該周期信號；以及一輸出端；其中，當該周期信號為高電位時，該選擇裝置將該高輸入端耦接于該輸出端；當該周期信號為低電位時，該選擇裝置將該低輸入端耦接于該輸 出端；一反相器，耦接于該周期信號產生器，用來將該周期信號反相并產生一 反相周期信號；一第一觸發器，包含一輸入端，耦接于該緩沖區控制器的一第一輸出端；一輸出端，耦接于該選擇裝置的該高輸入端；以及一控制端，耦接于該周期信號產生器，用來接收該周期信號；以及一第二觸發器，包含一輸入端，耦接于該緩沖區控制器的一第二輸出端； 一輸出端，耦接于該選擇裝置的該低輸入端；以及 一控制端，耦接于該反相器，用來接收該反相周期信號。
6. 如權利要求3所述的主機，其中，該接收模塊包含一反相器，耦接于該周期信號產生器，用來將該周期信號反相以產生一 反相周期信號；一第一觸發器，包含一輸入端，耦接于該數據端；一輸出端，耦接于該緩沖區控制器的一第一輸入端；以及 一控制端，耦接于該周期信號產生器，用來接收該周期信號；以及 一第二觸發器，包含一豐lr入端，耦-接于該IW居端；一輸出端，耦接于該緩沖區控制器的一第二輸入端；以及 一控制端，耦接于該反相器，用來接收該反相周期信號。
7. —種具有較高數據傳輸速度的閃存卡，包含 一數據端；一周期信號端，用來接收一周期信號；一周期信號緩沖器，耦接于該周期信號端，用來緩沖該周期信號并據以 產生一緩沖周期信號；一緩沖區控制器，包含一第一輸入端，用來接收奇數組數據； 一第二輸入端，用來接收偶數組數據；一第一輸出端，用來傳送奇數組數據；以及 一第二輸出端，用來傳送偶數組數據；一傳送模塊，耦接于該緩沖區控制器、該周期信號緩沖器以及該數據端，用來根據該緩沖周期信號的上升緣與下降緣傳送數據；一接收模塊，耦接于該緩沖區控制器、該周期信號緩沖器以及該數據端， 用來根據該緩沖周期信號的上升緣與下降緣接收數據；以及一閃存存儲裝置，耦接于該緩沖區控制器，用來存儲數據。
8. 如權利要求7所述的閃存卡，另包含一數據緩沖區，耦接于該緩沖區 控制器，用來緩沖數據。
9. 如權利要求7所述的閃存卡，其中，該傳送模塊包含 一選擇裝置，、包含一高輸入端； 一低輸入端；一控制端，耦接于該周期信號緩沖器，用來接收該緩沖周期信號；以及一輸出端；其中當該緩沖周期信號為高電位時，該選擇裝置將該高輸入端耦接 于該輸出端；當該緩沖周期信號為低電位時，該選擇裝置將該低輸入端耦接 于該l命出端；一反相器，耦接于該周期信號緩沖器，用來將該緩沖周期信號反相并產 生一反相緩沖周期信號； 一第一觸發器，包含一輸入端，耦接于該緩沖區控制器的一第一輸出端；一輸出端，耦接于該選擇裝置的該高輸入端；以及一控制端，耦接于該周期信號緩沖器，用來接收該緩沖周期信號；以及一第二觸發器，包含一輸入端，耦接于該緩沖區控制器的 一 第二輸出端； 一輸出端，耦接于該選擇裝置的該低輸入端；以及一控制端，耦接于該反相器，用來接收該反相緩沖周期信號。
10. 如權利要求7所述的閃存卡，其中，該傳送模塊包含 一選擇裝置，包含一高輸入端； 一低輸入端；一控制端，耦接于該周期信號緩沖器，用來接收該緩沖周期信號；以及一輸出端；其中，當該緩沖周期信號為高電位時，該選擇裝置將該高輸入端耦 接于該輸出端；當該緩沖周期信號為低電位時，該選擇裝置將該低輸入端耦 接于該輸出端；一反相器，耦接于該周期信號緩沖器，用來將該緩沖周期信號反相并產 生一反相緩沖周期信號； 一第一觸發器，包含一輸入端，耦接于該緩沖區控制器的一第一輸出端； 一輸出端，耦接于該選擇裝置的該低輸入端；以及一控制端，耦接于該反相器，用來接收該反相緩沖周期信號；以及一第二觸發器，包含一輸入端，耦接于該緩沖區控制器的一第二輸出端；一輸出端，耦接于該選擇裝置的該高輸入端；以及一控制端，耦接于該周期信號緩沖器，用來接收該緩沖周期信號。
11. 如權利要求7所述的閃存卡，其中，該接收模塊包含 一反相器，耦接于該周期信號緩沖器，用來將該緩沖周期信號反相以產生一反相緩沖周期信號； 一第一觸發器，包含一輸入端，耦接于該數據端；一輸出端，耦接于該緩沖區控制器的一第一輸入端；以及 一控制端，耦接于該周期信號緩沖器，用來接收該緩沖周期信號；以及一第二觸發器，包含一輸入端，耦接于該數據端；一輸出端，耦接于該緩沖區控制器的一第二輸入端；以及一控制端，耦接于該反相器，用來接收該反相緩沖周期信號。
12. 如權利要求7所述的閃存卡，其中，該接收模塊包含 一反相器，耦接于該周期信號緩沖器，用來將該緩沖周期信號反相以產生一反相緩沖周期信號； 一第一觸發器，包含一輸入端，耦接于該數據端；一輸出端，耦接于該緩沖區控制器的一第一輸入端；以及 一控制端，耦接于該反相器，用來接收該反相緩沖周期信號；以及 一第二觸發器，包含一輸入端，耦接于該數據端；一輸出端，耦接于該緩沖區控制器的一第二輸入端；以及 一控制端，耦接于該周期信號緩沖器，用來接收該緩沖周期信號。
13. 如權利要求7所述的閃存卡，其中，該傳送模塊包含 一選擇裝置，包含一高輸入端； 一低輸入端；一控制端，耦接于該周期信號緩沖器，用來接收該緩沖周期信號；以及一輸出端；其中，當該緩沖周期信號為高電位時，該選擇裝置將該高輸入端耦 接于該輸出端；當該緩沖周期信號為低電位時，該選擇裝置將該低輸入端耦 接于該輸出端；一反相器，耦接于該周期信號緩沖器，用來將該緩沖周期信號反相并產 生一反相緩沖周期信號；一第一觸發器，包含一輸入端，耦接于該緩沖區控制器的一第 一輸出端；一輸出端，耦接于該選擇裝置的該高輸入端；以及一控制端，耦接于該反相器，用來接收該反相緩沖周期信號；以及一第二觸發器，包含:一輸入端，耦接于該緩沖區控制器的 一第二輸出端；一輸出端，耦接于該選擇裝置的該低輸入端；以及一控制端，耦接于該周期信號緩沖器，用來接收該緩沖周期信號。
14. 如權利要求7所述的閃存卡，其中，該傳送模塊包含 一選擇裝置，包含一高輸入端； 一低輸入端；一控制端，耦接于該周期信號緩沖器，用來接收該緩沖周期信號；以及一輸出端；其中，當該緩沖周期信號為高電位時，該選擇裝置將該高輸入端耦 接于該輸出端；當該緩沖周期信號為低電位時，該選擇裝置將該低輸入端耦 4妻于該輸出端；一反相器，耦接于該周期信號緩沖器，用來將該緩沖周期信號反相并產 生一反相緩沖周期信號； 一第一觸發器，包含一輸入端，耦接于該緩沖區控制器的一第一輸出端；一輸出端，耦接于該選擇裝置的該低輸入端；以及一控制端，耦接于該周期信號緩沖器，用來接收該緩沖周期信號；以及一第二觸發器，包含一輸入端，耦接于該緩沖區控制器的一第二輸出端； 一輸出端，耦接于該選擇裝置的該高輸入端；以及 一控制端，耦接于該反相器，用來接收該反相緩沖周期信號。
15. —種具有較高數據傳輸速度的閃存卡，包含 一數據端；一周期信號端，用來接收一周期信號； 一緩沖區控制器，包含一第一輸入端，用來接收奇數組數據；一第二輸入端，用來接收偶數組數據；一第一輸出端，用來傳送奇數組數據；以及一第二輸出端，用來傳送偶數組數據；一傳送模塊，耦接于該緩沖區控制器、該周期信號端以及該數據端，用來根據該周期信號的上升緣與下降緣傳送數據；一接收模塊，耦接于該緩沖區控制器、該周期信號端、該周期信號緩沖器以及該數據端，用來根據該周期信號的上升緣與下降緣接收數據；以及 一閃存存儲裝置，耦接于該緩沖區控制器，用來存儲數據。
16. 如權利要求15所述的閃存卡，另包含一數據緩沖區，耦接于該緩沖 區控制器，用來緩沖數據。
17. 如權利要求15所述的閃存卡，其中，該傳送模塊包含 一選擇裝置，包含一高輸入端； 一低輸入端；一控制端，耦接于該周期信號端，用來接收該周期信號；以及 一輸出端；其中，當該周期信號為高電位時，該選擇裝置將該高輸入端耦接于 該輸出端；當該周期信號為低電位時，該選擇裝置將該低輸入端耦接于該輸 出端；一反相器，耦接于該周期信號緩沖端，用來將該緩沖周期信號反相并產 生一反緩沖相周期信號； 一第一觸發器，包含一輸入端，耦接于該緩沖區控制器的一第一輸出端；一輸出端，耦接于該選擇裝置的該高輸入端；以及一控制端，耦接于該周期信號緩沖端，用來接收該緩沖周期信號；以及一第二觸發器，包含一輸入端，耦接于該緩沖區控制器的一第二輸出端； 一輸出端，耦接于該選擇裝置的該低輸入端；以及 一控制端，耦接于該反相器，用來接收該反相緩沖周期信號。
18. 如權利要求15所述的閃存卡，其中，該傳送模塊包含 一選擇裝置，包含一高輸入端；一低輸入端；一控制端，耦接于該周期信號端，用來接收該周期信號；以及 一專餘出端；其中，當該周期信號為高電位時，該選擇裝置將該高輸入端耦接于 該輸出端；當該周期信號為低電位時，該選"f奪裝置將該低輸入端耦接于該輸 出端；一反相器，耦接于該周期信號端，用來將該周期信號反相并產生一反相 周期信號；一第一觸發器，包含一輸入端，耦接于該緩沖區控制器的一第一輸出端；一輸出端，耦接于該選擇裝置的該低輸入端；以及一控制端，耦接于該反相器，用來接收該反相緩沖周期信號；以及一第二觸發器，包含一輸入端，耦接于該緩沖區控制器的 一 第二輸出端；一輸出端，耦接于該選擇裝置的該高輸入端；以及一控制端，耦接于該周期信號緩沖端，用來接收該緩沖周期信號。
19.如權利要求15所述的閃存卡，其中，該傳送模塊包含一選擇裝置，包含 一高輸入端； 一低輸入端；一控制端，耦接于該周期信號端，用來接收該周期信號；以及 一l餘出端；其中，當該周期信號為高電位時，該選擇裝置將該高輸入端耦接于 該輸出端；當該周期信號為低電位時，該選擇裝置將該低輸入端耦接于該輸 出端；一反相器，耦接于該周期信號緩沖端，用來將該緩沖周期信號反相并產 生一反相緩沖周期信號； 一第一觸發器，包含一輸入端，耦接于該緩沖區控制器的一第一輸出端； ' 一輸出端，耦接于該選擇裝置的該高輸入端；以及 一控制端，耦接于該反相器，用來接收該反相緩沖周期信號；以及一第二觸發器，包含一輸入端，耦接于該緩沖區控制器的一第二輸出端；一輸出端，耦接于該選擇裝置的該低輸入端；以及一控制端，耦接于該周期信號緩沖端，用來接收該緩沖周期信號。
20. 如權利要求15所述的閃存卡，其中，該傳送模塊包含 一選擇裝置，包含一高輸入端； 一低輸入端；一控制端，耦接于該周期信號端，用來接收該周期信號；以及 一輸出端；其中，當該周期信號為高電位時，該選擇裝置將該高輸入端耦接于 該輸出端；當該周期信號為低電位時，該選擇裝置將該低輸入端耦接于該輸 出端；一反相器，耦接于該周期信號緩沖端,用來將該緩沖周期信號反相并產 生一反相緩沖周期信號；一第一觸發器，包含一輸入端，耦接于該緩沖區控制器的一第一輸出端； 一輸出端，耦接于該選擇裝置的該低輸入端；以及 一控制端，耦接于該周期信號端，用來接收該周期信號；以及一第二觸發器，包含一輸入端，耦接于該緩沖區控制器的一第二輸出端； 一輸出端，耦接于該選擇裝置的該高輸入端；以及 一控制端，耦接于該反相器，用來接收該反相緩沖周期信號。
21. 如權利要求15所述的閃存卡，其中，該接收模塊包含 一反相器，耦接于該周期信號緩沖端，用來將該緩沖周期信號反相以產生一反相緩沖周期信號； 一第一觸發器，包含-.一輸入端，耦接于該數據端； 一輸出端，耦接于該緩沖區控制器的一第一輸入端；以及 一控制端，耦接于該周期信號緩沖端，用來接收該緩沖周期信號；以一第二觸發器，包含一l命入端，耦4妻于該數據端；一輸出端，耦接于該緩沖區控制器的一第二輸入端；以及 一控制端，耦接于該反相器，用來接收該反相周期信號。
22. 如權利要求15所述的閃存卡，其中，該接收模塊包含 一反相器，耦接于該周期信號器，用來將該周期信號反相以產生一反相周期信號；一第一觸發器，包含一輸入端，耦接于該數據端；一輸出端，耦接于該緩沖區控制器的一第一輸入端；以及 一控制端，耦接于該反相器，用來接收該反相周期信號；以及 一第二觸發器，包含一輸入端，耦接于該數據端；一輸出端，耦接于該緩沖區控制器的一第二輸入端；以及 一控制端，耦接于該周期信號端，用來接收該周期信號。
23. —種具有較高數據傳輸速度的閃存系統，包含一周期信號端； 一數據端； 一主機，包含一處理器，包含一數據總線端，用來傳送一控制指令； 一緩沖區控制器，包含一數據總線端，耦接于該處理器的該數據總線端，用來接收該控制指令；一第一輸入端，用來接收奇數組數據； 一第二輸入端，用來接收偶數組數據； 一第一輸出端，用來傳送奇數組數據； 一第二輸出端，用來傳送偶數組數據；一周期信號產生器，用來輸出一周期信號；一傳送模塊，耦接于該緩沖區控制器、該周期信號產生器，以及該數據 端之間，用來根據該周期信號傳送從該緩沖區至該數據端的數據；一接收模塊，耦接于該緩沖區控制器、該周期信號產生器，以及該數據端之間，用來根據該周期信號接收從該數據端傳送來的數據及所接收的數據至該緩沖區控制器；以及一閃存卡，耦接于該周期信號端與該數據端，用來根據該周期信號，經 由該數據端，傳送或接收數據。
全文摘要
一種閃存系統，包含一主機與一閃存卡。該主機與該閃存卡間數據的傳輸可以一周期信號來同步化。該主機與該閃存卡間數據可于該周期信號的上升緣與下降緣傳輸以增加傳輸的速度。
文檔編號G11C7/10GK101236543SQ200810004978
公開日2008年8月6日 申請日期2008年1月31日 優先權日2007年1月31日
發明者張文林, 林楷勛, 熊福嘉, 陳景湖, 須川聰 申請人:擎泰科技股份有限公司