專利名稱：用于至少具有兩個不同電阻狀態的存儲器的讀出放大器的制作方法
技術領域：
本發明一般涉及磁阻隨機存取存儲器(MRAM)和存儲位(memorybit)至少有兩個不同電阻狀態的其他存儲器，并且具體涉及用于這些存儲器的讀出放大器電路。
背景技術：
非易失性存儲器件，比如閃存(FLASH)，是電子系統中極其重要的元件。閃存是現在使用的主要非易失性存儲器件。閃存的缺點包括高電壓要求與慢編程和擦除時間。此外，閃存在存儲失敗前的寫持續時間很長，為104-106周期。另外，為了保持合理的數據記憶，電子可見的隧道屏蔽(tunneling barrier)會限制柵極氧化物的縮放比例。因此，就限制了閃存的可縮放尺寸。
為了克服這些缺點，考察其他類型的非易失性存儲器。磁阻隨機存取存儲器(下文用“MRAM”表示)就是這樣的一種器件。然而，從商業應用角度，MRAM必須具有與現有存儲技術相當的存儲密度，可升級以用于下一代，低電壓工作，低功耗并且具備有競爭力的讀/寫速度。
隧道結(TJ，tunneling junction)的電阻值隨著隧道結上面和下面的磁層極性狀態而改變大小。電阻從磁場同向時的較低阻值變化到磁場反向時的較高阻值。值的變化可以約為百分之三十。因此，對于10KΩ的低阻值，高阻值可以約為13KΩ。MRAM的讀出放大器需要檢測該差值。因為電阻的標稱值由于工藝而變化，所以通過比較某一位的TJ電阻與附近的中點參考以檢測該位的狀態是很有用的，該中點參考可以形成為高狀態參考位和低狀態參考位的中點。保持對稱以平衡來自位線(bit line)寄生電阻和電容的荷載(loading)與列多路復用也是很重要的。在Reohr等人發明的題為“Interconnection networkfor connecting memory cells to Sense Amplifiers”的美國專利6,269,040中，單元的電阻與高低參考之間的平均電阻比較。在Reohr等人的電路中，通過共享兩個不同子陣列的參考以形成中點參考，幾乎但并不完全平衡了荷載。不幸的是，本解決方案也需要兩個讀出放大器來實現。另外，對于需要用大電流對涉及穩態電流信號的位線電容充電的存儲陣列，比如MRAM中，讀出時間中很大百分比可能是用于位線充電和均衡。
大多數已知讀出放大器的輸出端，會響應讀出放大器輸入節點的變化。當輸入節點充電到其穩態電平時，該響應引起輸出節點的擺動。在電壓擺動過程中，電容的不平衡可能支配瞬時信號，引起差分信號和工作速度的損失。
MRAM提供高速和非易失性通用存儲器的期望(promise)。實現該期望(promise)需要進一步提高速度和存儲區效率，尤其是提高被存數據值的讀出速度。


結合下列附圖詳細描述本發明，將使得本發明的上述的特別目標和優點更加清楚，在附圖中圖1為帶有偏置電路的讀出放大器的示意圖；圖2為另一個帶有偏置電路的讀出放大器的示意圖；圖3為另一個帶有偏置電路的讀出放大器的示意圖；圖4為另一個帶有偏置電路的讀出放大器的示意圖；圖5為另一個帶有偏置電路的讀出放大器的示意圖；圖6為又一個帶有偏置電路的讀出放大器的示意圖；圖7為讀出放大器相關增益級的示意圖，與圖1、圖3和圖5說明的讀出放大器一起使用；
圖8為讀出放大器另一個相關增益級的示意圖，與圖2、圖4和圖6說明的讀出放大器一起使用；圖9為讀出放大器另一個增益級的示意圖，與圖1、圖3和圖5說明的讀出放大器一起使用；圖10為讀出放大器另一個增益級的示意圖，與圖2、圖4和圖6說明的讀出放大器一起使用；和圖11為圖1、2、3、4、5或6任一偏置電路的替換偏置電路示意圖。
具體實施例方式
圖1中說明的存儲器10，一般含有電壓偏置部分12、讀出放大器14和陣列部分16。電壓偏置部分12包含一個P溝道晶體管22，其第一電流電極或源極連接到電源電壓端VDD。晶體管22的控制電極或柵極在節點24連接到第二電流電極或其漏極。N溝道晶體管26的漏極連接到晶體管22的漏極，柵極連接到運算放大器20的輸出，源極連接到節點28。運算放大器20的第一或正(同相)輸入連接到參考電壓VREF。運算放大器20的第二或負(反相)輸入連接到節點28。電阻30的第一端連接到節點28。電阻30的阻值為RH1。電阻的第二端連接到VSS參考電壓端。P溝道晶體管32的源極連接到VDD端，柵極和漏極連接在一起并連接到節點24。N溝道晶體管34的漏極連接到節點24，柵極連接到運算放大器20的輸出，源極連接到電阻36的第一端。電阻36的阻值為RL1。電阻36的第二端連接到VSS端。到電阻30和電阻36的連接可以包括耦合器件(未顯示)以匹配下文將要描述的陣列電阻77-79的連接。運算放大器40的正輸入連接到晶體管32的柵極和漏極，負輸入連接到其輸出以提供讀出預充電電壓VB1。運算放大器42的正輸入連接到晶體管34的源極，負輸入連接到其輸出以提供位預充電電壓VB3。運算放大器20的輸出提供共柵偏置電壓VB2。
在讀出放大器14中，P溝道晶體管44的源極連接到VDD電壓端。晶體管44的漏極在輸出節點48連接到N溝道晶體管52的漏極。晶體管52的柵極連接到偏置電壓VB2。晶體管52的源極連接到節點54并經由一個或多個耦合器件(未顯示)連接到阻值為RB的位電阻(bitresistance)的第一端。位電阻77的第二端經由一個或多個耦合器件(未顯示)連接到VSS電壓端。P溝道晶體管60的源極連接到VDD電壓端，柵極連接到其漏極和晶體管44的柵極。開關50的第一端連接到晶體管44的漏極，第二端在節點46連接到晶體管60的漏極。開關50由均衡控制信號EQ控制。N溝道晶體管62的漏極連接到節點46。晶體管62的柵極連接到VCG偏置電壓，源極連接到節點64。高參考電阻78，RH2，的第一端經由一個或多個耦合器件(未顯示)連接到節點64。電阻78的第二端經由一個或多個耦合器件(未顯示)連接到VSS電壓端。P溝道晶體管66的源極連接到VDD電壓端。晶體管66的柵極在節點46連接到其漏極并連接到晶體管60的柵極。節點46形成參考輸出端OUTREF。N溝道晶體管68的漏極連接到節點46。晶體管68的柵極連接到偏置電壓VB2。晶體管68的源極連接到節點75并經由一個或多個耦合器件(未顯示)連接到低參考電阻79，RL2，的第一端。電阻79的第二端經由一個或多個耦合器件(未顯示)連接到VSS電壓端。開關80的第一端連接到運算放大器40的輸出。開關80的第二端連接到節點46，控制端連接到預充電控制信號PRECHARGE-S。開關81的第一端連接到運算放大器42的輸出，第二端連接到節點54，控制端接收預充電控制信號PRECHARGE-B。開關82的第一端連接到運算放大器42的輸出，第二端連接到節點64，控制端接收PRECHARGE-B信號。開關83的第一端連接到運算放大器42的輸出，第二端連接到節點75，控制端接收PRECHARGE-B信號。
在工作時，讀出放大器14讀出電阻77表示的存儲單元狀態，它可編程為高狀態或低狀態。通過地址和譯碼器(未顯示)在讀出放大器中存取位(B)、高參考(H)和低參考(L)。對于如MRAM這樣的存儲器，高參考為編程為不同高電阻存儲狀態的單元，用電阻78表示為RH2。類似地，低參考為編程為不同低電阻存儲狀態的單元，用電阻79表示為RL2。該位是一個被尋址的單元，其用電阻77表示的存儲狀態RB可以為高(用高電阻狀態表示)或低(用低電阻狀態表示)。應該明白的是，旁路晶體管(pass transistor)(未顯示)可以存在于晶體管52、62、68各自與相關連接存儲單元之間，以便電阻77、78和79各自代表與存取相關存儲單元關聯的累積電阻。類似地，旁路晶體管可以存在于電阻77、78、79與Vss電壓端之間。
偏置電路12將生成三個特定的偏置電壓以控制讀出放大器14。讀出放大器14使用共柵極電壓VB2來偏置晶體管52、62和68。晶體管52、62和68的偏置在電阻RB、RH2和RL2兩端加載實質上相同的偏置電壓，該電壓接近于低于VB2的晶體管閾值電壓。該偏置為晶體管52、62和68分別建立飽和電流值，表示為IB、IH和IL。IB、IH和IL的值接近于加載到它們兩端的實質相同的偏置電壓除以與存取RB、RH2和RL2相關的總有效電阻。在圖例形式中，晶體管60和66以對IH和IL取平均的方式連接，因而建立分別通過晶體管60和66的大小為(IH+IL)/(2)的電流。晶體管60和66的偏置在節點46建立參考電壓OUTREF。把節點46處晶體管44的柵極連接到晶體管60和66的柵極，為晶體管44建立大小也等于(IH+IL)/(2)的飽和電流作為鏡像電流。然后，節點48處的電壓，輸出(OUT)，將反映晶體管44傳導的飽和電流(IH+IL)/(2)與晶體管52傳導的飽和電流IB之間的差。對于低電阻狀態下的RB，節點48處輸出信號的穩態電壓值將在電勢上低于參考電壓OUTREF。對于高電阻狀態下的RB，節點48處輸出信號的穩態電壓值將在電勢上高于參考電壓OUTREF。
預充電和均衡技術的使用提高了讀出放大器14的速度。通過使用預充電開關80-83和均衡開關50，與節點54、64、75、48和46相關的電容充電需要的時間大大減少。通過保持均衡開關50在PRECHARGE-S信號使預充電開關80不導電之后仍然導電，節點46和48保持為相等的電勢以達到它們的穩態電勢并減小與該電路相關的容性不平衡的影響。
電壓偏置部分12接收參考輸入電壓VREF并使用RH1和RL1提供預充電和偏置電壓給讀出放大器14。在工作時，運算放大器20控制VB2以保持電壓等于節點28的輸入電壓VRef。兩個參考存儲單元RH1和RL1連接到節點28。RH1電阻是高電阻狀態的存儲單元，RL1是低電阻狀態的存儲單元。RH1和RL1與運算放大器20反相輸入以及尺寸實質等于晶體管52、62和68的晶體管26和34的連接導致電壓VB2的建立，該電壓建立導致了讀出放大器14中實質等于VREF值的穩態電壓。具體地，穩態電壓為節點54、64和75的電壓。
運算放大器42提供的電壓VB3用于把節點54、64和75預充電到接近它們穩態值的大小。通過使用實質與晶體管44、60和66相同尺寸的晶體管22和32，運算放大器40提供電壓VB1用于把讀出放大器14中的節點48和46預充電到接近它們穩態值的大小。
偏置部分12適用于根據溫度、電源和工藝參數調整電壓VB1、VB2和VB3。偏置部分12和讀出放大器14之間電壓值的跟蹤，部分由于電壓偏置部分12中晶體管與讀出放大器14中晶體管器件尺寸的有意匹配和參考電阻RH1和RL1的使用。
圖2中說明的是存儲器10的一個變種存儲器11。為了說明方便，這里圖中相同的共有圖例元件將使用相同的參考數字。存儲器11在如下方面不同于存儲器10，運算放大器40的輸出現在為鏡像電流提供偏置電壓VB1，它連接到P溝道晶體管44、60和66的柵極。晶體管44、60和66的柵極不再連接到節點46。運算放大器20的輸出現在提供連接到開關80第一端的讀出預充電電壓VB2。晶體管52的柵極現在只連接到晶體管62和68的柵極并在節點46連接到晶體管62的漏極。換句話說，晶體管52、62和68的柵極不與電壓VB2連接，而連接到節點46。
在工作時，讀出放大器14’讀出可編程為高狀態或低狀態的電阻77所表示的存儲單元的狀態。通過偏置電路部分12，以圖1中電壓VB1相同的方式提供電壓VB1。也以圖1中電壓VB2相同的方式提供電壓VB2，以圖1相同的方式提供電壓VB3。電壓VB1為晶體管44、60和66建立共有的顯示為(IH+IL)/(2)的飽和電流值。由晶體管60和66分別傳導的電流(IH+IL)/(2)在節點46聚合并分配流過晶體管62和68，從而分別向電阻78和79提供IH2和IL2。電流IH2和IL2分別以在節點64和75提供實質相等電壓的方式偏置電阻78和79。連接晶體管62和68，在節點46提供電壓OUTREF，該電壓分別約比節點64和75的相似電壓高一個晶體管閾值。加載到晶體管52柵極的節點46處的電壓在節點54提供一個與節點64和75的電壓相似的電壓。為晶體管52建立飽和電壓值IB。電流VB1實質等于節點54的電壓除以電阻77的阻值。應該注意到，P溝道晶體管44、60和66的偏置電壓VB1正用于建立節點54、64和75相對于圖1中N溝道晶體管52、62和68的偏置電壓VB2實質相等的電壓大小。
然后，節點48的電壓，輸出(OUT)，將反映晶體管44傳導的飽和電流(IH+IL)/(2)與晶體管52傳導的飽和電流IB之間的差。對于低電阻狀態的RB，節點48輸出信號的穩態電壓值將在電勢上低于參考電壓OUTREF。對于高電阻狀態的RB，節點48輸出信號的穩態電壓值將在電勢上高于參考電壓OUTREF。
存儲器11預充電和均衡功能的工作類似于上文中關于存儲器10的描述。因此，不再提供贅述。
圖3中說明的是圖1中存儲器10的一個變種存儲器13。為了說明方便，這里圖中相同的共有圖例元件將使用相同的參考數字。存儲器13不同于存儲器1O，節點46不再提供OUTREF輸出端，因而防止晶體管60和66的相關柵極電容在輸出端直接連接。晶體管66和68的漏極不再連接到節點46而連接到節點84的輸出端OUTREF。均衡開關85的第一端連接到節點46，第二端連接到節點84的OUTREF輸出端。均衡開關85的控制端連接到均衡(EQ)信號。另外，晶體管62和68的源極在節點64直接連接，去掉節點75。也去掉預充電開關83。
存儲器13的工作與存儲器10非常類似，簡潔起見，將不重復相似的特點。當均衡開關50和85導電時，讀出放大器14”的穩態行為實質上與均衡開關50導電時的讀出放大器14相同。在均衡信號(EQ)無效之后，晶體管60和66分別與晶體管62和68以及晶體管62和68源極之間的連接協同工作，以保持電流IH和IL的平均并以平均電流(IH+IL)/(2)偏置晶體管60、66、62和68。相反，圖1中存儲器10的電流平均按上文描述的那樣部分地通過晶體管60和66的漏極連接實現。相比存儲器10，存儲器13的優勢是輸出節點，OUT和OUTREF，適用于具有相同總耦合電容的情況。這樣，當共有電流偏移加載到輸入時，輸出節點電壓將相似地跟蹤。存儲器13預充電和均衡功能的工作類似于上文中關于存儲器10的描述。因此，不再提供贅述。
圖4中說明的是圖2中存儲器11的一個變種存儲器15。為了說明方便，這里圖中相同的共有圖例元件將使用相同的參考數字。存儲器15不同于存儲器11，節點46不再提供OUTREF輸出端，因而防止晶體管62和68的相關柵極電容在輸出端直接連接。晶體管66和68的漏極不再連接到節點46而連接到節點84的輸出端OUTREF。均衡開關85的第一端連接到節點46，第二端連接到節點84的OUTREF輸出端。均衡開關85的控制端連接到均衡(EQ)信號。另外，晶體管62和68的源極在節點64直接連接，去掉節點75。也去掉預充電開關83。
存儲器15的工作與存儲器11非常類似，簡潔起見，將不重復相似的特點。其中圖2中晶體管62和68的漏極電短路在一起，晶體管62和68的源極隔離，而圖4中晶體管62和68的源極電短路，漏極隔離。在存儲器11和存儲器15中，節點46的電壓以相似的方式建立，并加載到晶體管52的柵極。與存儲器13和10一樣，存儲器15與存儲器11分享相同的優勢。該優勢在于，輸出節點，OUT和OUTREF，適用于具有相同總耦合電容的情況。這樣，當共有電流偏移加載到輸入時，輸出節點電壓將相似地跟蹤。存儲器15預充電和均衡功能的工作類似于上文中關于存儲器10的描述。因此，不再提供贅述。
圖5中說明的是圖3中存儲器13的一個變種存儲器89。為了說明方便，這里圖中相同的共有圖例元件將使用相同的參考數字。存儲器89不同于存儲器13，晶體管44的柵極現在連接到節點84，晶體管66的柵極連接到節點48。相反，存儲器13中晶體管44和66的柵極在節點46連接到晶體管60的柵極。另外，存儲器89增加了均衡開關87。均衡開關87的第一端連接到輸出(OUT)節點48，均衡開關87的第二端連接到輸出(OUTREF)節點84。均衡開關87的控制端連接到均衡信號(EQ2)。
存儲器89的工作與存儲器13非常類似，簡潔起見，將不重復相似的特點。在工作時，當均衡開關50和85導電時，讀出放大器14””的穩態行為實質與圖3中讀出放大器14”的穩態行為相同。一旦EQ和EQ2無效(non-asserted)，節點48的輸出端OUT以圖3中存儲器13描述的相同方式響應IB和(IH1+IL1)/(2)之間的差，變化到某個電壓。在某種形式下，信號EQ2可以在長于信號EQ的短時期內保持有效(asserted)以減小開關50和開關85之間任何容性不平衡的影響。響應節點48上的變化，節點48到晶體管66柵極的交差耦合(crosscoupling)引起節點84的輸出電壓，OUTREF，向節點48相反的方向變化。從節點84到晶體管44柵極的反饋進一步放大節點48和84的變化。存儲器89預充電功能的工作類似于上文中關于存儲器10的描述。因此，不再提供贅述。
圖6中說明的是圖4中存儲器15的一個變種存儲器88。為了說明方便，這里圖中相同的共有圖例元件將使用相同的參考數字。存儲器88不同于存儲器15，晶體管52的柵極現在連接到節點84，晶體管68的柵極連接到節點48。相反，存儲器15中晶體管52和68的柵極都連接到節點46晶體管62的柵極。另外，存儲器88增加了均衡開關87。均衡開關87的第一端連接到輸出(OUT)節點48，均衡開關87的第二端連接到輸出(OUTREF)節點84。均衡開關87的控制端連接到均衡信號(EQ2)。
存儲器88的工作與存儲器15非常類似，簡潔起見，將不重復相似的特點。在工作時，當均衡開關50和85導電時，讀出放大器14”的穩態行為實質與圖4中讀出放大器14的穩態行為相同。一旦EQ和EQ2無效(non-asserted)，節點48的輸出端OUT以圖4中存儲器15描述的相同方式響應IB和(IH1+IL1)/(2)之間的差，變化到某個電壓。在某種形式下，信號EQ2可以在長于信號EQ的短時期內保持有效(asserted)以減小開關50和開關85之間任何容性不平衡的影響。響應節點48上的變化，節點48到晶體管68柵極的交差耦合引起節點84的輸出電壓，OUTREF，向節點48相反的方向變化。從節點84到晶體管52柵極的反饋進一步放大節點48和84的變化。存儲88預充電功能的工作類似于上文中關于存儲器10的描述。因此，不再提供贅述。
圖7中說明的是增益級90，可以用于連接前面描述的圖1、3或5中的任意讀出放大器。例如，節點48的OUT信號連接到與P溝道晶體管92和P溝道晶體管96的每一個的柵極相連的IN輸入端。節點46(圖1)或節點84(圖3或5)的OUTREF信號連接到與P溝道晶體管102和P溝道晶體管104的每一個的柵極相連的IN_REF輸入端。晶體管92的源極連接到VDD電源電壓端，柵極接收IN信號，漏極在輸出端OUT-B連接到N溝道晶體管94的漏極。晶體管94的柵極連接到節點95，源極連接到VSS電源電壓端。晶體管96的源極連接到VDD電源電壓端，柵極接收IN信號，漏極在節點98連接到N溝道晶體管100的漏極。晶體管100的柵極連接到其漏極，晶體管100的源極連接到VSS電源電壓端。P溝道晶體管102的源極連接到VDD電源電壓端，柵極接收IN_REF信號，漏極在節點95連接到N溝道晶體管103的漏極。晶體管103的漏極連接到其柵極。晶體管103的源極連接到VSS電源電壓端。P溝道晶體管104的源極連接到VDD電源電壓端，柵極連接到IN_REF信號，漏極在輸出端OUT連接到N溝道晶體管106的漏極。晶體管106的柵極連接到節點98。晶體管106的源極連接到VSS電源電壓端。
在工作時，加載到晶體管92和96柵極的IN信號電壓建立這兩個晶體管的飽和電流值，正比于[(VDD-IN)+Vthp]2，其中Vthp為晶體管92等P溝道晶體管的閾值電壓。類似地，加載到晶體管102和104柵極的信號IN_REF電壓建立這兩個晶體管正比于[(VDD-IN_REF)+Vthp]2的飽和電流值。晶體管96和100形成增益級90的第一輸入級，在節點98輸出。配置成二極管的晶體管100構成晶體管96所傳導電流的鏡像，從而在晶體管106內建立等于[(VDD-IN)+Vthp]2的飽和電流條件。類似地，晶體管102和103形成在節點95輸出的第二輸入級。配置成二極管的晶體管103構成晶體管102所傳導電流的鏡像，從而在晶體管94內建立等于[(VDD-IN_REF)+Vthp]2的飽和電流條件。晶體管92和94形成第一輸出級，晶體管104和106形成第二輸出級。為了響應晶體管92和94的飽和電流條件，第二輸出級的輸出在OUT_B的電壓向高或低的邏輯狀態變化。類似地，為了響應晶體管104和106的飽和電流條件，第一輸出級的輸出在OUT的電壓向OUT_B相反的邏輯狀態變化。應該注意到，輸入信號的差分放大量決定于增益級90中所有晶體管的尺寸和差分輸入IN和IN_REF的直流偏置。
圖8中說明的是增益級150，可以用于連接圖2、4或6中的讀出放大器。IN輸入信號連接到N溝道晶體管156的柵極和N溝道晶體管164的柵極。IN_REF信號連接到N溝道晶體管170和174的柵極。P溝道晶體管152的源極連接到VDD電源電壓端，柵極連接到節點154，漏極在輸出端OUT-B連接到N溝道晶體管156的漏極。晶體管156的柵極連接到輸入信號IN。晶體管156的源極連接到Vss電源電壓端。P溝道晶體管160的源極連接到VDD電源電壓端。晶體管160的柵極連接到其漏極并在節點162連接到N溝道晶體管164的漏極。晶體管164的柵極連接到輸入IN信號。晶體管164的源極連接到VSS電源電壓端。P溝道晶體管168的源極連接到VSS電源電壓端。晶體管168的柵極連接到其漏極并在節點154連接到N溝道晶體管170的漏極。晶體管170的柵極連接到輸入IN_REF。晶體管170的源極連接到VSS電源電壓端。P溝道晶體管172的源極連接到VDD電源電壓端。晶體管172的柵極連接到節點162。晶體管172的漏極連接到輸出端OUT和N溝道晶體管174的漏極。晶體管174的柵極連接到輸入信號IN_REF。晶體管174的源極連接到VSS電源電壓端。
在工作時，加載到晶體管156和164柵極的IN信號電壓建立這兩個晶體管的飽和電流值，正比于[IN-VSS-Vthn]2，其中Vthn為晶體管156等N溝道晶體管的閾值電壓。類似地，加載到晶體管170和174柵極的信號IN_Ref電壓建立這兩個晶體管正比于[IN_Ref-VSS-Vthn]2的飽和電流值。配置成二極管的晶體管160構成晶體管164所傳導電流的鏡像，從而在晶體管172內建立等于[IN-VSS-Vthn]2的飽和電流條件。類似地，配置成二極管的晶體管168構成晶體管170所傳導電流的鏡像，從而在晶體管152內建立等于[IN_Ref-VSS-Vthn]2的飽和電流條件。響應晶體管152和156的飽和電流條件，OUT_B處的電壓向高或低的邏輯狀態變化。類似地，響應晶體管172和174的飽和電流條件，OUT處的電壓向OUT_B相反的邏輯狀態變化。應該注意到，輸入信號的差分放大量決定于增益級150中所有晶體管的尺寸和差分輸入IN和IN_REF的直流偏置。
圖9中說明的是增益級110，可以用于連接前面描述的圖1、3或5中的任意讀出放大器。P溝道晶體管112的源極連接到VDD電源端，柵極連接到輸入信號IN，漏極在提供輸出信號OUT_B的節點113連接到N溝道晶體管114的漏極。晶體管114的源極連接到VSS電源電壓端，柵極連接到節點116。P溝道晶體管118的源極連接到VDD電源電壓端，柵極接收來自讀出放大器1、3或5的節點46的偏置電壓，漏極在節點116連接到晶體管114的柵極和N溝道晶體管120的漏極。晶體管120的柵極連接到其漏極，源極連接到VSS電源電壓端。P溝道晶體管122的源極連接到VDD電源電壓端，柵極接收IN_REF信號，漏極提供OUT_REF信號并連接到N溝道晶體管124的漏極。晶體管124的柵極連接到節點116。晶體管124的源極連接到VSS電源電壓端。
在工作時，加載到晶體管112柵極的IN信號電壓建立該晶體管的飽和電流值，正比于[(VDD-IN)+Vthp]2，其中Vthp為晶體管112等P溝道晶體管的閾值電壓。加載到晶體管122柵極的IN_REF信號電壓建立該晶體管正比于[(VDD-IN_REF)+Vthp]2的飽和電流值。節點46以建立晶體管118正比于[(VDD-節點46偏壓)+Vthp]2的飽和電流值的方式偏置該晶體管。晶體管120構成晶體管118所傳導電流的鏡像以建立晶體管114和124等于[(VDD-節點46偏壓)+Vthp]2的飽和電流值。節點113處的輸出按晶體管112所傳導飽和電流[(VDD-IN)+Vthp]2和晶體管114所傳導飽和電流[(VDD-節點46偏壓)+Vthp]2的差定義的方向變化。通過連接晶體管118的偏置電壓與讀出放大器1、3或5之一的電壓，節點46的穩態偏置電壓本質上等于穩態電壓IN_REF。因為偏置電壓相等，如果晶體管112的偏置電壓IN低于電壓IN_REF，OUT_B處提供的電壓將按正方向變化。類似地，如果晶體管112的偏置電壓IN高于電壓IN_REF，OUT_B處提供的電壓將按負方向變化。
輸出電壓OUT_REF由晶體管122所傳導飽和電流[(VDD-IN_REF)+Vthp]2和晶體管124所傳導飽和電流[(VDD-節點46偏壓)+Vthp]2的差定義。通過連接晶體管118的偏置電壓與讀出放大器1、3或5之一的電壓，節點46的穩態偏置電壓本質上等于穩態電壓IN_REF。因為偏置電壓相等，晶體管122傳導的飽和電流本質上等于晶體管124傳導的飽和電流，且OUT_REF保持為靜態電壓參考。當讀出放大器的電壓瞬態過渡時，來自節點46的偏置電壓可能不等于IN_REF。在這期間，節點OUT_B和OUT_REF將以相似的方式響應節點46電壓和IN_REF輸入電壓之間的差。因此差分增益在瞬態過渡電壓的任意時刻都得到保持。
圖10中說明的是增益級130，與前面描述的圖2、4或6中的任意讀出放大器一起使用。P溝道晶體管132的源極連接到VDD電源電壓端。晶體管132的柵極連接到節點138。晶體管132的漏極在節點133提供輸出信號OUT_B并連接到N溝道晶體管134的漏極。晶體管134的柵極連接到輸入信號IN。晶體管134的源極連接到VSS電源電壓端。P溝道晶體管136的源極連接到VDD電源電壓端。晶體管136的柵極在節點138連接到其漏極。晶體管136的漏極還連接到N溝道晶體管140的漏極。晶體管140的柵極連接到來自讀出放大器2、4或6節點46的偏置電壓。晶體管140的源極連接到VSS電源電壓端。P溝道晶體管144的源極連接到VDD電源電壓端。晶體管144的柵極連接到節點138。晶體管144的漏極連接到輸出端OUT_REF和N溝道晶體管146的漏極。晶體管146的柵極接收輸入信號IN_REF。晶體管146的源極連接到VSS電源電壓端。
在工作時，加載到晶體管134柵極的IN信號電壓建立該晶體管的飽和電流值，正比于[IN-VSS-Vthn]2，其中Vthn為晶體管134等N溝道晶體管的閾值電壓。加載到晶體管146柵極的IN_REF信號電壓建立該晶體管正比于[IN_REF-VSS-Vthn]2的飽和電流值。圖2、4或6的節點46以建立晶體管140正比于[節點46偏壓-VSS-Vthn]2的飽和電流值的方式偏置該晶體管。晶體管140和136的功能為偏置級。晶體管136構成晶體管140所傳導電流的鏡像以建立晶體管132和144等于[節點46偏壓-VSS-Vthn]2的飽和電流值。節點133處的輸出按晶體管134所傳導飽和電流[IN-VSS-Vthn]2和晶體管132所傳導飽和電流[節點46偏壓-VSS-Vthn]2的差定義的方向變化。晶體管132和134的功能為第一輸出級，晶體管144和146的功能為第二輸出級。通過連接晶體管140的偏置電壓與讀出放大器2、4或6之一的電壓，節點46的穩態偏置電壓本質上等于穩態電壓IN_REF。因為偏置電壓相等，如果晶體管134的偏置電壓IN低于電壓IN_REF，OUT_B處提供的電壓將按正方向變化。類似地，如果晶體管134的偏置電壓IN高于電壓IN_REF，OUT_B處提供的電壓將按負方向變化。
輸出電壓OUT_REF由晶體管146所傳導飽和電流[IN_REF-VSS-Vthn]2和晶體管144所傳導飽和電流[節點46偏壓-VSS-Vthn]2的差定義。通過連接晶體管140的偏置電壓與讀出放大器2、4或6之一的電壓，節點46的穩態偏置電壓本質上等于穩態電壓IN_REF。因為偏置電壓相等，晶體管146傳導的飽和電流本質上等于晶體管144傳導的飽和電流，且OUT_REF保持為靜態電壓參考。當讀出放大器的電壓瞬態過渡時，來自節點46的偏置電壓可能不等于IN_REF。在這期間，節點OUT_B和OUT_REF將以相似的方式響應節點46電壓和IN_REF輸入電壓之間的差。因此差分增益在瞬態過渡電壓的任意時刻都得到保持。
圖11中說明的是圖1、2、3、4、5或6說明的偏置部分12的替換偏置部分12’。電壓偏置部分12’有一個P溝道晶體管，其第一電流電極或源極連接到電源電壓端VDD，控制電極或柵極連接到運算放大器40的輸出，漏極連接到節點24和N溝道晶體管26的漏極。晶體管26的柵極連接到其漏極，源極連接到節點28。運算放大器40的第一輸入或正(同相)輸入連接到節點28，第二輸入或負(反相)輸入連接到參考電壓VREF。電阻30的第一端經由一個或多個耦合器件連接到節點28，第二端經由一個或多個耦合器件連接到VSS參考電壓端。電阻30的值為RH1。P溝道晶體管32的源極連接到VDD電壓端，柵極連接到運算放大器40的輸出，漏極連接到節點24和N溝道晶體管34的漏極。晶體管34的柵極連接到其漏極，源極連接到節點28。電阻36的第一端經由一個或多個耦合器件連接到節點28，第二端經由一個或多個耦合器件連接到VSS參考電壓端。電阻36的值為RL1。運算放大器20的第一輸入或正(同相)輸入連接到節點24，第二輸入或負(反相)輸入連接到其輸出以提供電壓VB1。運算放大器42的第一輸入或正(同相)輸入連接到節點28，第二輸入或負(反相)輸入連接到其輸出以提供讀出預充電電壓VB3。運算放大器20的輸出提供電流源柵極偏置VB2。
電壓偏置部分12’接收參考輸入電壓VREF，并用RH1和RL1分別向圖1、2、3、4、5和6中的讀出放大器14、14’、14”、14、14””和14”提供預充電和偏置電壓。在工作時，運算放大器40控制VB1以保持電壓等于節點28的VRAF輸入電壓。兩個參考存儲單元RH1和RL1連接到節點28。電阻RH1是高電阻狀態的存儲單元，電阻RL1是低電阻狀態的存儲單元。RH1和RL1與運算放大器同相輸入，尺寸實質等于圖1、2、3、4、5和6中晶體管52、62和68的晶體管26和34，以及尺寸實質等于圖1、2、3、4、5和6中晶體管44、60和66的晶體管22和32的連接，導致電壓VCB的建立，該電壓分別建立圖1、2、3、4、5和6中讀出放大器14、14’、14”、14、14””和14”的實質等于VREF值的穩態電壓。具體地，穩態電壓為圖1和2中節點54、64和75的電壓以及圖3、4、5和6中節點54和64的電壓。
偏置部分12’適用于根據溫度、電源電壓和工藝參數調整電壓VB1、VB2和VB3。偏置部分12’分別與圖1、2、3、4、5和6中讀出放大器14、14’、14”、14、14””和14”之間電壓值的跟蹤，部分由于電壓偏置部分12’中晶體管分別與圖1、2、3、4、5和6中讀出放大器14、14’、14”、14、14””和14”晶體管器件尺寸的有意匹配和參考電阻RH1和RL1的使用。
到現在為止，很顯然已經提供MRAM讀出放大器電路以實現存儲位單元的快速和有效讀操作。單個讀出放大器可以從參考高位和參考低位得出平均參考電流，用它與位單元電流比較得出差分信號。在讀出放大器內，容性負載的仔細分配考慮位與參考信號的容性負載相等，從而優化差分信號。并入讀出放大器的有效預充電和均衡使寄生容性不平衡的影響最小，并進一步提高操作速度。
本領域技術人員很容易想到對這里選做說明的實施例的各種變化和修改。這些讀出放大器和增益級的改進可應用于其狀態表現為位電阻值變化的其他存儲器類型。盡管討論的是MRAM的一些應用，很顯然其他類型的存儲單元可以利用這里公開的特征。可以很容易對晶體管導電類型和晶體管類型等做變化。為使這樣的修改和變化不背離本發明的精神，它們應該包含到權利要求書公平描述評定的范圍內。
上文已經就特殊實施例描述了益處、其他優勢和問題解決方案。但是，沒有把益處、其他優勢、問題解決方案和可能引起益處、其他優勢或解決方案發生或變得更顯著的任意要素解釋為決定性的、要求的或必要的特征或者任意或所有權利要求的要素。這里所用的詞語“包括、包含”或其任意其他變形都應該是非排他性的包含，因此，包括一系列要素的處理、方法、物品或裝置不只包括列出的那些要素，也可能包括其他沒有明確列出的或這樣的處理、方法、物品或裝置所固有的要素。這里所用的術語“a，an”定義為一個或多于一個。這里所用的術語“多個(plurality)”定義為兩個或多于兩個。這里所用的術語“另一、其他(another)”定義為至少第二個或更多。這里所用的術語“包括和/或具有(including and/or having)”定義為包含(即開放語言)。這里所用的“耦合、連接(coupled)”定義為連接(connected)，但不一定是直接的，也不一定是機械的。
權利要求
1.一種用于讀出可編程為高狀態或低狀態的存儲單元狀態的讀出放大器，包括可編程為高狀態的第一高參考存儲單元；可編程為低狀態的第一低參考存儲單元；第一導電類型的第一晶體管，其第一電流電極連接到存儲單元，控制電極接收偏置電壓，第二電流電極提供輸出信號；第二導電類型的第二晶體管，其第一電流電極連接到第一晶體管的第二電流電極，第二電流電極連接到第一電壓端，還有一個控制電極；第一導電類型的第三晶體管，其第一電流電極連接到第一高參考存儲單元，控制電極連接到第一晶體管的控制電極，還有第二電流電極；第二導電類型的第四晶體管，其第一電流電極連接到第三晶體管的第二電流電極，控制電極連接到第四晶體管的第一電流電極和第二晶體管的控制電極，第二電流電極連接到第一電壓端；第一導電類型的第五晶體管，其第一電流電極連接到第一低參考存儲單元，控制電極連接到第一晶體管的控制電極，第二電流電極提供參考輸出信號；和第二導電類型的第六晶體管，其第一電流電極連接到第五晶體管的第二電流電極，控制電極直接連接到第六晶體管的第一電流電極和第四晶體管的控制電極，第二電流電極連接到第一電壓端。
2.如權利要求1所述的讀出放大器，進一步包括用于提供偏置電壓的偏置裝置。
3.如權利要求2所述的讀出放大器，其中，所述偏置裝置包括可編程為高狀態的第二高參考存儲單元；可編程為低狀態的第二低參考存儲單元；第一導電類型的第七晶體管，其第一電流電極連接到第二高參考存儲單元，還有一個控制電極，以及第二電流電極；運算放大器，其同相輸入接收參考電壓，反相輸入連接到第七晶體管的第一電流電極，輸出連接到第七晶體管的控制電極；第二導電類型的第八晶體管，其第一電流電極連接到第七晶體管的第二電流電極，控制電極連接到第八晶體管的第一電流電極，第二電流電極連接到第一電壓端；第一導電類型的第九晶體管，其第一電流電極連接到第二低參考存儲單元和第七晶體管的第一電流電極，控制電極連接到運算放大器的輸出，第二電流電極連接到第八晶體管的第一電流電極；和第二導電類型的第十晶體管，其第一電流電極連接到第九晶體管的第二電流電極，控制電極連接到第十晶體管的第一電流電極，第二電流電極連接到第一電壓端；其中，所述第一、三、五、七、九晶體管為第一種尺寸，第二、四、六、八、十晶體管為第二種尺寸。
4.如權利要求2所述的讀出放大器，其中，所述偏置裝置包括可編程為高狀態的第二高參考存儲單元；可編程為低狀態的第二低參考存儲單元；第一導電類型的第七晶體管，其第一電流電極連接到第二高參考存儲單元，第二電流電極連接到其控制電極，還有一個控制電極；第二導電類型的第八晶體管，其第一電流電極連接到第七晶體管的第二電流電極，第二電流電極連接到電壓端，還有一個控制電極；運算放大器，其反相輸入接收參考電壓，同相輸入連接到第七晶體管的第一電流電極，輸出連接到第八晶體管的控制電極；第一導電類型的第九晶體管，其第一電流電極連接到第二低參考存儲單元和第七晶體管的第一電流電極，控制電極連接到第七晶體管的控制電極，第二電流電極連接到第八晶體管的第一電流電極；和第二導電類型的第十晶體管，其第一電流電極連接到第九晶體管的第二電流電極，控制電極連接到運算放大器的輸出，第二電流電極連接到第一電壓端；其中，所述第一、三、五、七、九晶體管為第一種尺寸，第二、四、六、八、十晶體管為第二種尺寸。
5.如權利要求1所述的讀出放大器，進一步包括均衡裝置，用于均衡所述第一、三、五晶體管的第二電流電極上的電壓；第一預充電裝置，用于對所述第一、三、五晶體管的第一電流電極進行預充電；和第二預充電裝置，用于對所述第一、三、五晶體管的第二電流電極進行預充電。
6.在一種包括權利要求1所述的讀出放大器的讀出系統中，所述讀出系統進一步包括增益級，其中，所述增益級包括第一輸入級，具有用于接收輸出信號的輸入，還具有輸出；第二輸入級，具有用于接收參考輸出信號的輸入，還具有輸出；第一輸出級，具有用于接收輸出信號的第一輸入，連接到第二輸入級輸出的第二輸入，以及輸出；第二輸出級，具有用于接收參考輸出信號的第一輸入，連接到第一輸入級輸出的第二輸入，以及輸出；
7.在一種包括權利要求1所述的讀出放大器的讀出系統中，所述讀出系統進一步包括增益級，其中，所述增益級包括偏置級，其輸入連接到第四晶體管的第一電流電極，所述偏置級還具有輸出；第一輸出級，其第一輸入接收輸出信號，第二輸入連接到偏置級的輸出，所述第一輸出級還具有輸出；第二輸出級，其第一輸入接收參考輸出信號，第二輸入連接到偏置級的輸出，所述第二輸出級還具有輸出。
全文摘要
在存儲器中(10)，讀出系統(14)用一個數據(54)和兩個參考(64，75)輸入檢測位狀態，從而讀出被選存儲位單元(77)和中點參考電導之間的電導差。參考電導等于高電導狀態存儲單元(78)和低電導狀態存儲單元(79)的平均電導。數據輸入(54)連接到被選存儲位單元(77)。兩個參考輸入分別連接到高電導和低電導存儲狀態的存儲單元。讀出放大器使用電流偏置或電壓偏置，在位單元上加載預定電壓范圍內的讀出電壓。通過本電路設計平衡連接到讀出放大器互補輸出的電容。在某種形式下，兩個參考輸入在內部相連。若干增益級(90，150，110，130)之一對讀出放大器的輸出進行放大而不會注入寄生誤差。
文檔編號G11C7/06GK1717741SQ03815344
公開日2006年1月4日 申請日期2003年5月1日 優先權日2002年6月28日
發明者約瑟夫·J·納哈斯, 托馬斯·W·安德烈, 布雷德利·J·加爾尼, 奇特拉·K·蘇布拉馬尼亞恩 申請人:飛思卡爾半導體公司