專利名稱：平衡負載存儲器和操作方法
技術領域：
本發明一般地涉及半導體電路，更具體地說，本發明涉及半導體存儲器電路。
背景技術：
磁性材料的發展提供了無論在讀處理還是寫處理中均可以高速操作的磁隨機存取存儲器(MRAM)器件。MRAM器件通常包括多個排列在字線與位線的交叉點上的存儲單元。MRAM器件的每個單元可以是磁隧道結(MTJ)型的，該磁隧道結的各磁性層被絕緣層分離。可以利用磁性層中的磁矢量或偶極的方向表示存儲在MTJ型存儲單元上的數據，該存儲單元可以保持所存儲的數據，直到從外部對該存儲單元施加的信號改變了磁矢量的方向。
在設計上，諸如MRAM的非易失性存儲器在互連網絡之間通常含有某種不對稱性，該互連網絡用于將數據信號和基準信號連接到讀放大器。非對稱網絡對用于檢測存儲單元的狀態的讀放大器產生不利影響，各存儲單元具有邏輯狀態“0”或“1”，或者同樣大小的狀態。例如，各噪聲源可以不對等耦合到用于將存儲單元連接到讀放大器的非對稱網絡，從而使該放大器讀出的信號發生延遲或者中斷。在動態讀出系統中，讀放大器與存儲陣列之間的互連網絡的非對稱性導致讀放大器的各輸入端的負載電容不同。負載電容的這種不同又導致讀放大器錯誤躍遷，或者從邏輯值“1”躍遷到邏輯值“0”，或者從邏輯值“0”躍遷到邏輯值“1”。互連網絡上的非對稱性還影響讀放大器的讀出速度。在非對稱互連網絡中，耦合諸如襯底或相鄰金屬導線的源輸出的事件，還使在讀放大器內讀出有效狀態降質。Reohr等人在第6,269,040號美國專利中描述了一種互連網絡，利用與兩個獨立基準電壓相連的晶體管開關，該互連網絡將存儲單元連接到兩個雙輸入端讀放大器，利用晶體管開關，將這兩個獨立基準電壓連接在一起，以產生中間電平基準電壓。該晶體管開關在讀放大器的兩個輸入端之間的互連上產生非對稱性，而且使兩個讀放大器同時啟動用于補償目的。


利用例子示出本發明，而且本發明不受附圖的限制，在附圖中，同樣的參考編號表示同樣的單元。
圖1示出存儲陣列體系結構的方框圖；圖2示出根據本發明的平衡負載存儲器讀放大器的部分示意圖；圖3示出根據本發明的平衡負載存儲器讀放大器的另一種形式的部分示意圖；圖4示出根據本發明的平衡負載存儲器讀放大器的又一種形式的部分示意圖；圖5示出采用根據本發明具有代替復用開關和有關解碼邏輯的負載裝置的平衡互連解決方案的另一種存儲器互連結構的方框圖；圖6示出圖5所示負載之一的典型實現裝置的示意圖；圖7示出圖5所示負載之一的公用源實現裝置的另一種典型實現裝置的示意圖；以及圖8示出使用圖7所示示意圖示出的負載產生的電壓的讀放大器的示意圖。
熟練技術人員明白為了簡潔、清楚起見示出附圖中的各單元，而且未必按比例示出附圖中的各單元。例如，為有助于理解本發明實施例，可以相對于其它單元，對附圖中的某些單元的尺寸進行放大。
具體實施例方式
圖1示出從具有平衡負載結構的讀放大器受益的存儲陣列體系結構10。存儲陣列體系結構10具有行解碼器12，行解碼器12根據解碼存儲器地址選擇與子陣列或子陣列14相連的各行。子陣列14具有第一部分或左側部分和第二部分或右側部分。行解碼器16解碼存儲器地址以選擇與第二子陣列或子陣列18相連的行，第二子陣列或子陣列18也具有左側部分和右側部分。從子陣列14和18的左側部分和右側部分開始，存儲陣列體系結構還被認為具有第一子陣列、第二子陣列、第三子陣列以及第四子陣列。列解碼器20連接到子陣列14，用于解碼存儲器地址，而且如果任何存儲器地址均與子陣列14內的列地址匹配，則從子陣列14上的預定列存取位數據。列解碼器22連接到子陣列18，用于解碼存儲器地址，而且如果任何存儲器地址均與子陣列18內的列地址匹配，則從子陣列18上的預定列存取位數據。讀放大器24分別連接到列解碼器20和列解碼器22。讀放大器24確定數據值，在對應于子陣列14或子陣列18上的交叉選擇行和交叉選擇列的存儲器位單元上，該數據值或者是“1”或者是“0”。在存儲陣列體系結構10內，讀放大器24的輸出端用于提供被尋址位的數據輸出值。以模塊方式對輸出中的每個數據位重復執行在此描述的解碼功能和讀出功能。
圖2進一步詳細示出圖1所示列解碼器20、行解碼器22和讀放大器24內的互連結構以及用于平衡存儲器結構的負載的附加電路系統。該存儲器互連結構具有上部位線，利用標志符“T”標記，例如從T0到T31；下部位線，利用標志符“B”標記，例如從B0到B31，復用開關模塊32型式的復用器使上部位線與下部位線接合在一起。列解碼器20具有N溝道晶體管34，N溝道晶體管34的源極連接到位線(BL)導體BLT0，其控制極或柵極連接控制信號A，其漏極連接到導體37的第一數據線。N溝道晶體管35的源極連接到位線導體BLT1，其柵極連接到控制信號B，其漏極連接到導體37。N溝道晶體管36的源極連接到位線導體BLT15，其柵極連接到控制信號C，其漏極連接到導體37。在虛線表示的晶體管35與36之間設置預定數量的具有模擬連接的交錯晶體管。交錯晶體管的數量取決于特定實現，因此列解碼器20的左側部分(TL)上的位線晶體管的總數量通常是8個、16個、32個、64個或者是可以被2除盡的某個其它值。為了實現平衡互連解決方案，列解碼器20的左側部分上的位線晶體管的總數應該與列解碼器20的右上部(TR)上的列選擇晶體管的總數匹配，而且列解碼器22的左側部分和右側部分(分別表示為BL和BR)上的位線晶體管的總數匹配。列解碼器22的左側部分(BL)通常具有多個諸如晶體管38、晶體管39以及晶體管40的晶體管，以及其它交錯晶體管(未示出)。N溝道晶體管38的源極連接到被表示為BLB0的位線，其柵極連接到被表示為G的控制信號，其漏極被連接到作為列解碼器22的第一數據線的導體41。N溝道晶體管39的源極連接到被表示為BLB1的位線，其柵極連接到被表示為H的控制信號，其漏極連接到導體41。N溝道晶體管40的源極連接到被表示為BLB15的位線，其柵極連接到被表示為I的控制信號，其漏極連接到導體41。在虛線表示的晶體管39與40之間設置具有模擬連接的預定數量的交錯晶體管(與晶體管35與36之間的晶體管的數量匹配)。N溝道晶體管44的源極連接到基準電壓端，用于通過第一子陣列14的第一(左側)部分上的第一基準線，接收第一基準型的第一“高基準(HighReference)”電壓。晶體管44的柵極連接到被表示為“TRE”的控制信號，“TRE”表示“最高基準啟動(Top Reference Enable)”。晶體管44的漏極連接到導體41。N溝道晶體管46的漏極連接到導體37。晶體管46的柵極連接到被表示為“BRE”的控制信號，“BRE”表示“最低基準啟動(Bottom Reference Enable)”，而晶體管46的源極連接到基準電壓端，用于通過第二子陣列18的第一(左側)部分上的第二基準線，接收也是第一基準型的第二“高基準”電壓。N溝道晶體管48的源極連接到被表示為BLT16的位線，其柵極連接到被表示為D的控制信號，其漏極連接到第二數據線或導體51。N溝道晶體管49的源極連接到被表示為BLT17的位線，其柵極連接到被表示為E的控制信號，其漏極連接到導體51。N溝道晶體管50的源極連接到被表示為BLT13的位線，其柵極連接到被表示為F的控制信號，其漏極連接到導體51。在虛線表示的晶體管48與49之間設置具有模擬連接的預定數量的交錯晶體管(與晶體管35與36之間的晶體管的數量匹配)。N溝道晶體管64的源極連接到基準電壓端，用于通過第一子陣列14的第二(右側)部分上的第三基準線，接收第二基準型的第二“低基準(Low Reference)”電壓。晶體管64的柵極連接到被表示為“TRE”的控制信號，“TRE”表示“最高基準啟動”。晶體管64的漏極連接到導體63，導體63是列解碼器22的第二數據線。因此，導體37、41、51和63分別構成第一數據線、第二數據線、第三數據線以及第四數據線。N溝道晶體管66的漏極連接到導體51。晶體管66的柵極連接到被表示為“BRE”的控制信號，“BRE”表示“最低基準啟動”，而晶體管66的源極連接到基準電壓端，用于通過第二子陣列18的第二(右側)部分上的第四基準線，接收也是第二基準型的第二“低基準”電壓。N溝道晶體管60的源極連接到被表示為BLT16的位線，其柵極連接到被表示為J的控制信號，其漏極連接到導體63。N溝道晶體管61的源極連接到被表示為BLT17的位線，其柵極連接到被表示為K的控制信號，其漏極連接到導體63。N溝道晶體管62的源極連接到被表示為BLT31的位線，其柵極連接到被表示為L的控制信號，其漏極連接到導體63。在虛線表示的晶體管61與62之間設置具有模擬連接的預定數量的交錯晶體管(與晶體管35與36之間的晶體管的數量匹配)。
復用開關模塊32通常具有N溝道晶體管72、74、76、78、N溝道晶體管82、84、N溝道晶體管86、88以及N溝道晶體管92、94、96、98的平衡組。晶體管72的柵極連接到解碼邏輯30的左上部(TL)解碼輸出端，其源極連接到導體41，其漏極連接到第一或高(H)基準輸出端70，高基準輸出端70連接到讀放大器24的第一輸入端，即高基準輸入端。晶體管74的柵極連接到解碼邏輯30的左下部(BL)解碼輸出端，其源極連接到導體37，其漏極連接到高基準輸出端70。晶體管76的柵極連接到解碼邏輯30的右上部(TR)解碼輸出端，其源極連接到導體41，其漏極連接到高基準輸出端70。晶體管78的柵極連接到解碼邏輯30的右下部(BR)解碼輸出端，其源極連接到導體37，其漏極連接到高基準輸出端70。晶體管82的柵極連接到解碼邏輯30的左上部解碼輸出端，其源極連接到導體37，其漏極連接到位數據輸出端80。位數據輸出端80連接到讀放大器24的第二輸入端，即位數據輸入端。晶體管84的柵極連接到解碼邏輯30的左下部解碼輸出端，其源極連接到導體41，其漏極連接到位數據輸出端80。晶體管86的柵極連接到解碼邏輯30的右上部解碼輸出端，其源極連接到導體51，其漏極連接到位數據輸出端80。晶體管88的柵極連接到解碼邏輯30的右下部解碼輸出端，其源極連接到導體63，其漏極連接到位數據輸出端80。晶體管92的柵極連接到解碼邏輯30的左上部解碼輸出端，其源極連接到導體63，其漏極連接到第二或低(L)基準輸出端90。低基準輸出端90連接到讀放大器24的第三輸入端，即低基準輸入端。晶體管94的柵極連接到解碼邏輯30的左下部解碼輸出端，其源極連接到導體51，其漏極連接到低基準輸出端90。晶體管96的柵極連接到解碼邏輯30的右上部解碼輸出端，其源極連接到導體63，其漏極連接到低基準輸出端90。晶體管98的柵極連接到解碼邏輯30的右上部解碼輸出端，其源極連接到導體51，其漏極連接到低基準輸出端90。
在操作過程中，位線BLT0-BLT15、BLT16-BLT31、BLB0-BLB15以及BLB16-BLB31分別連接到預定存儲子陣列列(未示出)。存儲子陣列列分別與上部存儲子陣列或下部存儲子陣列有關。此外，上部存儲子陣列具有兩部分，左上部部分和左上部部分。同樣，下部存儲子陣列也具有兩部分，左下部部分和右下部部分。每部分內的位線共享公用讀出軌(rail)，例如左下部部分的導體37，在該公用讀出軌上，通過諸如晶體管35或晶體管36的通過柵極(pass-gate)，連接各條位線。上部子陣列的左上部部分和右上部部分上的位線共享公用組的高基準位線和低基準位線。上部子陣列上的高基準位線和低基準位線具有開關(分別是晶體管44和64)，該開關路由選擇它們，并將它們連接到下部子陣列上的公用讀出軌，該公用讀出軌是導體41和63。同樣，底部陣列上的高基準位線和低基準位線具有開關(分別是晶體管46和66)，該開關將它們連接到上半部分上的公用讀出軌，該公用讀出軌是導體37和51。對于任何特定的讀出操作，只能訪問上部存儲子陣列或下部存儲子陣列之一。假定訪問上部存儲子陣列和其左側子陣列上的特定列。通過事先進行解碼操作，響應控制信號A、B至C，激活晶體管34、35和36之一的控制信號。假定對于典型用途，僅使晶體管35導通。作為響應，將被訪問的列輸出的數據施加到讀出軌，即導體37。此外，激活送到左上部子陣列的高基準和右上部子陣列的低基準的控制信號TRE。作為響應，將高基準位線和低基準位線輸出的數據分別施加到導體41或導體63的讀出軌。由于僅激活一個子陣列，即，或者激活上部子陣列或者激活下部子陣列，所以共享同一個導體41的晶體管38、38和40形成的其它開關均不導通。此外，共享同一個導體63的晶體管60、61和62形成的開關均不導通。如果連接到導體37、41、51和63的開關的數量相同，則在互連結構中存在平衡電容。特別是，導體37上的斷開狀態的開關(晶體管34、36等)對連接到導體37的訪問位線產生的電容與連接到導體41的高基準位線和連接到導體63的低基準位線產生的電容完全平衡。因此，連接到公用讀出軌的未激活子陣列的非導體晶體管開關提供對任何激活基準位線產生的電容，該激活基準位線位于該公用讀出軌上。
復用開關模塊32從4個讀出軌(即，導體37、41、51和63)獲取數據，然后，將該數據送到讀放大器24的輸入端，同時使每個通路上的串聯晶體管的數量與連接到每個通路上的各節點的晶體管結的數量保持完全平衡。因此，響應解碼邏輯30的信號TL(左上)，晶體管82使晶體管35傳送的數據傳送到讀放大器24的位輸入端(B)。通過導體80，使數據從導體37送到讀放大器24的位輸入端。同樣，通過導體70，晶體管72使高基準信號傳送到讀放大器24的高基準(高)輸入端。晶體管92將導體63輸出的低基準(低)輸入數據送到導體90，以便送到讀放大器24的低基準(低)輸入端。利用解碼邏輯30的公用地址解碼輸出控制開關72、82和92。讀放大器24和導體70、80和90的3個輸入端上具有同樣數量的即4個開關結，因此，互相保持電容平衡。晶體管72、74、76和78的負載被晶體管82、84、86和88的負載平衡，而且還被晶體管92、94、96和98的負載平衡。由于在列解碼20和列解碼22的4個讀出軌結構內存在完全平衡，而且在復用開關模塊32的結構內存在完全平衡，所以任何位線及其相應基準對(高和低)輸出的數據全部3個被以完全平衡方式傳送到讀放大器24。
圖3示出圖2所示存儲器互連結構的另一種實現。代替3個讀放大器的輸入端，即，高、低和位，讀放大器24’僅具有兩個輸入端位和中間電平基準(Ref)。為了說明問題，利用同樣的參考編號表示圖3與圖2中的共同單元。相反，代替兩個單獨基準導體，即，高基準導體70和低基準導體90，圖3所示的存儲器互連結構采用公用中間電平(M)基準導體99。結合圖3說明的存儲器存取操作的所有其它方面與對圖2所做的說明相同。應該注意，在該實現中，讀放大器24’的位輸入端的負載是其基準輸入端的負載的一半。位(B)輸入端上的負載包括開關82、84、86以及88產生的電容負載，而基準輸入端M上的負載包括開關72、74、76和78以及開關92、94、96和98的電容負載。在設計讀放大器24’時，可以計算該電容比。讀放大器24’的內部補償例子是象對其位輸入端那樣，對其基準(Ref)輸入端施加兩次偏流。
圖4示出圖2所示存儲器互連結構的另一種實現。為了說明問題，利用同樣的參考編號表示圖4與圖2中的共同單元，其中少許修改同樣的單元，對同樣的參考編號使用撇號以表示結構或操作方面的某些變化。在圖4中，有兩個讀放大器，即，讀放大器101和讀放大器102。每個讀放大器分別具有3個輸入端位輸入端、低基準輸入端(Ref L)以及高基準輸入端(Ref H)。此外，從圖2所示結構中刪除晶體管74、76、94和96。解碼邏輯30’僅提供兩個解碼信號，即，上部(T)陣列解碼信號和下部(B)解碼信號。除了其柵極連接到上部陣列解碼信號外，象在圖2中那樣，連接晶體管72’、82’和92’。此外，晶體管72’的漏極分別連接到讀放大器101、102的高基準輸入端，而晶體管92’的漏極連接到讀放大器101和102的低基準輸入端。此外，晶體管82’的漏極連接到讀放大器101的位輸入端，而晶體管86’的漏極連接到讀放大器102的位輸入端。除了其柵極連接到底部陣列解碼信號，而其源極連接到讀放大器101的位輸入端外，與在圖2中相同，連接晶體管84’。現在，晶體管86’的柵極連接到上部陣列解碼信號，而其漏極現在連接到讀放大器102的位輸入端。除了其柵極連接到底部陣列解碼信號外，與它們在圖2中相同連接晶體管78’、88’和98’，晶體管88’的漏極連接到讀放大器102的位輸入端，而晶體管78’和98’的漏極現在連接到讀放大器101和102的基準輸入端。還應該注意，如果要求以雙輸入端讀放大器為例，則高基準輸入端直接連接到低基準輸入端，如圖4所示，然后，實現單基準輸入端讀放大器。
在操作過程中，將從左側子陣列(上部或下部)取出的數據連接到讀放大器101，并同時將從右側子陣列(上部或下部)取出的數據連接到讀放大器102。在閱讀存取期間，活動字線(未示出)僅激活上部陣列或下部陣列。讀放大器101和102分別同時讀出從左側子陣列和右側子陣列取出的數據。圖4的修改提供了一種平衡互連結構，該平衡互連結構將數據和中間電平基準值連接到讀放大器101和102。與圖3所示的互連結構相比，解碼邏輯30’的邏輯運算和輸出信號的數量被減半。簡化了解碼邏輯30’，因為與附加區別左側子陣列閱讀存取與右側子陣列閱讀存取相反，解碼邏輯30’僅需要將上部陣列閱讀存取與下部陣列閱讀存取區別開。
圖5示出用于平衡數據傳送的互連結構104，該互連結構104使用的讀放大器比先前描述的實現使用的讀放大器多，但是這樣可以避免使用復用開關模塊32或32’。利用同樣的參考編號表示圖5中與先前在圖2、3和4中描述的單元相同的單元。先前的各附圖中的導體37或者傳送左上部子陣列輸出的位數據，或者傳送下部子陣列輸出的基準數據，而且導體37連接到負載裝置114，負載裝置114的輸出端連接到分配導體130。讀放大器124的高基準(High Ref)輸入端和讀放大器128的高基準輸入端分別連接到分配導體130。先前的各附圖中的導體41或者傳送左下部子陣列輸出的位數據，或者傳送上部子陣列輸出的基準數據，而且導體41連接到負載裝置116，負載裝置116的輸出端連接到分配導體132。讀放大器124的數據輸入端連接到分配導體132。讀放大器126和122分別具有與分配導體132相連的高基準輸入端。先前的各附圖中的導體51或者傳送右上部子陣列輸出的位數據，或者傳送下部子陣列輸出的基準數據，而且導體51連接到負載裝置118，負載裝置118的輸出端連接到分配導體134。讀放大器126的數據輸入端連接到分配導體134。讀放大器128的低基準(LowRef)輸入端連接到分配導體134，而讀放大器124的低基準(Low Ref)輸入端連接到分配導體134。先前的各附圖中的導體63或者傳送右下部子陣列輸出的位數據，或者傳送上部子陣列輸出的基準數據，而且導體63連接到負載裝置，該負載裝置的輸出端連接到分配導體136。讀放大器122和126的低基準(Low Ref)輸入端分別連接到分配導體136。
在操作過程中，在讀操作期間，存取上部子陣列或下部子陣列。因此，將子陣列左側部分和右側部分輸出的數據分別傳送到讀放大器122、126或讀放大器124、128。由于導體37含有左上部子陣列輸出的位數據或下部子陣列輸出的高基準數據。其到分配導體130的連接將數據傳送到3個單元。該數據被傳送到讀放大器122的位數據輸入端、讀放大器124的高基準輸入端源極讀放大器128的高基準輸入端。同樣，通過分配導體132、136和134，將導體41、63和51上的數據分別傳送到讀放大器122、124、126以及128的正確輸入端。對于基于電流的數據，與分配導體130、132、134和136相連的負載裝置114、116、118和120分別將電流信號變換為電壓信號，以傳送到正確的讀放大器。例如，負載裝置可以是電阻器、二極管連接(diode-connected)晶體管或被恒流源偏置的晶體管。
圖6示出實現圖5所示負載裝置之一的例子，即負載裝置118。利用同樣的參考編號表示圖6與先前的各附圖中相同的同樣單元。P溝道晶體管138的源極連接到被表示為VDD的電源端，其柵極連接到用于接收基準電壓的一端VREF，其漏極連接到導體51和分配導體134。列解碼器20連接到導體51。P溝道晶體管140的柵極連接到分配導體134、其源極連接到電源電壓端VDD，其漏極連接到讀放大器126內的其它電路系統。讀放大器126具有通過將P溝道晶體管142的柵極連接到分配導體134提供的第二輸入端。晶體管142的源極連接到電源電壓端VDD，而晶體管142的漏極讀放大器126內的其它電路系統。P溝道晶體管144的柵極連接到分配導體134。晶體管144的源極連接到電源電壓端VDD，而晶體管144的漏極連接到讀放大器128內的其它電路系統。P溝道晶體管146的柵極連接到分配導體134。晶體管146的源極連接到電源電壓端VDD，而其漏極連接到讀放大器124內的其它電路系統。
在操作過程中，通過基準電壓偏置P溝道晶體管138，以實現導通。晶體管138用作電流源，以通過導體51和列解碼器20將電流送到陣列內的選擇位。應該明白，在變換型式中，可以利用二極管連接晶體管138的柵極，以便其柵極和漏極在導體134連接在一起。在這種型式中，利用晶體管138，晶體管140、142、144和146用作電流反射鏡。存儲狀態的位或基準的產生的電壓信號通過導體134分別傳送到讀放大器126、128和124內的P溝道晶體管，以執行讀出操作。如果對讀放大器結構要求附加輸入端，則通過將諸如晶體管42的附加晶體管連接到導體134的輸入端，可以提供一個或者多個輸入端。在所示的型式中，讀放大器126具有兩個由晶體管140和142構成的輸入端。在對讀放大器設置兩個輸入端時，將位輸入端的狀態與中間電平基準輸入端的狀態進行比較，以確定該位高于還是低于中間電平。該結果確定是將該位看作邏輯高值還是看作邏輯低值。在對讀放大器設置3個輸入端時，該讀放大器計算高基準輸入端和低基準輸入端輸出的信號的平均值，然后，將該平均值與數據位值進行比較，以確定該數據位是處于高狀態還是處于低狀態。在對讀放大器設置4個輸入端時，兩個輸入端是相同的位數據值，而另外兩個輸入端是高基準和低基準。讀放大器將高基準和第一位數據值的差值與低基準和第二位數據值的差值進行比較，以確定該數據位是處于高狀態還是處于低狀態。此外，如果如上結合圖3所述，要求在讀放大器內進行互連電容平衡補償，則可以類似地設置諸如晶體管142的附加晶體管。
回頭參考圖5，因為連接的對稱性，所有數據線和基準線以及到讀放大器的輸入端與負載電容平衡。每個子陣列分別使用一個讀放大器，這樣，使用4個讀放大器就不需要復用開關模塊，同時可以保持對稱性。刪除復用開關模塊可以使位線通過列解碼開關直接連接到讀放大器，而無需插入附加晶體管，而其有關電壓沿通路降低。圖7示出可以用作圖5所示負載之一，例如負載118的裝置的簡圖的變換實施例的示意圖。該負載用于提供高基準輸出端、低基準輸出端以及位輸出。為了便于說明問題，利用同樣的參考編號表示與圖6所示負載實施例中的單元相同的單元，因為不重復說明結構連接。負載118的圖7實現與負載118的圖6實現的不同之處在于，P溝道晶體管147的源極連接到電壓V。電壓V可以是電源電壓VDD，或者是低于VDD的某個電壓。晶體管147的柵極連接到其漏極，并連接到節點134。圖7所示的負載118的所有其它結構連接均與圖6所示的負載118的結構連接相同。
在操作過程中，對晶體管147的源極施加電壓V，而在導體51的兩端產生電壓。晶體管147的特性以及要測量的位確定導體51兩端的電壓。輸入端的較高電阻(圖7中未示出，但是通過列解碼器20連接)使得在導體51兩端具有較高電壓，而較低電阻產生較低電壓。調節電壓V，以使導體51上的電壓限制在預定范圍內。
圖8示出讀放大器126的示意圖。讀放大器126具有P溝道晶體管140，P溝道晶體管140具有第一電流電極或源極，連接到第一電源端或電源電壓端VDD；控制電極或柵極，連接到第一輸入端，用于接收要讀出的位電壓VB；以及第二電流電極或漏極，連接到電流iB。晶體管140的漏極在節點156連接到輸出端，節點156提供第一輸出端OUT。P溝道晶體管142的源極連接到電源電壓端VDD，其柵極連接到輸入端，用于接收要讀出的位電壓VB，其漏極也傳導電流iB。晶體管142的漏極連接到節點169。P溝道晶體管150的源極連接到電源電壓端VDD，其柵極連接到第二輸入端，用于接收高基準電壓VH，其漏極連接到N溝道晶體管154的漏極。晶體管150傳導電流iH。晶體管154的柵極連接到其漏極。晶體管154的源極連接到第二電源端或電源電壓端VSS。N溝道晶體管158的漏極連接到節點156，其柵極連接到晶體管154的漏極，其源極連接到VSS電源電壓端。N溝道晶體管160的漏極連接到節點156，其柵極連接到提供第二輸出端的節點164，OUT_B，其源極連接到電源電壓端VSS。N溝道晶體管170的漏極連接到節點169，節點169連接到其柵極，其源極連接到電源電壓端VSS。N溝道晶體管166的漏極在節點164連接到第二輸出端，其柵極連接到節點169，其源極連接到電源電壓端VSS。N溝道晶體管168的漏極在節點164連接到的第二輸出端，其源極在節點156連接到第一輸出端，其源極連接到電源電壓端VSS。P溝道晶體管162的源極連接到電源電壓端VDD，其柵極提供用于接收低基準電壓VL的輸入端，其漏極在節點164連接到第二輸出端。晶體管162傳導電流iL。N溝道均衡晶體管172的源極在節點156連接到第一輸出端，其漏極在節點164連接到第二輸出端，其柵極連接到均衡電壓VEQ。
在操作過程中，首先，假定首先激活信號VEQ以使OUT與OUT_B之間的電壓電位均衡，而且在激活讀出操作時，停用信號VEQ。均衡特性的用途是提高讀出速度。在讀出操作期間，對晶體管150的柵極施加的VH信號的電壓對晶體管150產生中等電流電平或飽和電流電平iH，該中等電流電平或飽和電流電平iH與[(VH-VDD)-Vt]2成正比，其中Vt是P溝道晶體管150的晶體管門限電壓。同樣，對P溝道晶體管162的柵極施加的信號VL的電壓對P溝道晶體管162產生中間電流電平或飽和電流電平iL，該中等電流電平或飽和電流電平iL與[(VL-VDD)-Vt]2成正比，其中Vt是P溝道晶體管162的晶體管門限電壓。同樣，對晶體管140和142的柵極施加的信號VB的電壓對晶體管140和142產生另一個中間電流電平或飽和電流電平iB，該中等電流電平或飽和電流電平iB與[(VB-VDD)-Vt]2成正比，其中Vt是晶體管140和142的P溝道晶體管門限電壓。因此，晶體管150、154、140和158用作第一差值計算電路或第一減法電路。晶體管150、154和158用作第一電流反射鏡，以實現該差值。晶體管162、166、142和170用作第二差值計算電路或第二減法電路。在所示的型式中，利用用作第二電流反射鏡的晶體管142、170和166實現第二差值計算電路。通過晶體管154鏡像電流IH，以對晶體管158產生等于iH的飽和電流電平。同樣，通過晶體管170鏡像電流iB，以對晶體管166產生等于iB的飽和電流電平。電流iH流過晶體管158，但是電流，但是在晶體管158的漏極可用的電流等于iB。剩余，即兩個電流的差值iB-iH流過晶體管160。同樣，由于等于iB的電流流過晶體管166，而在晶體管166的漏極可用的電流等于iL，所以剩余，即，兩個電流的差值iL-iB流過晶體管168。利用晶體管160的漏極源極電壓確定節點156的輸出電壓OUT，該漏極源極電壓又取決于流過晶體管160的電流iB-iH。同樣，利用晶體管168的漏極源極電壓確定節點164的輸出電壓OUT_B，該漏極源極電壓又取決于流過晶體管168的電流iL-iB。因此，輸出電壓OUT與OUT_B之間的差值是兩個電流差值之間的差值[(iB-iH)-(iL-iB)]的函數。這樣，晶體管160、168和172用作第三差值計算電路或第三減法電路。晶體管160與168的柵極的交叉耦合進一步增大了輸出電壓OUT與OUT_B之間的差值。盡管未明確示出，但是可以將輸出電壓OUT和OUT_B施加到閂鎖級的輸入端，以確定被讀出的位B的狀態，在閂鎖級，放大并存儲輸出電壓OUT與OUT_B之間的差值。
例如，如果被讀出的存儲單元的位B被編程為高電阻狀態，則電流差值IB-IH接近等于0。電流差值IL-IB達到等于高電阻位與低阻位之間的最大或最高電流差值的電流值。因此，與傳統上使用平均基準即[IB-(IH+IL)/2]相比，電流差值[(iB-iH)-(iL-iB)]提供兩倍的讀出信號。因此，輸出電壓OUT與OUT_B之間的差值非常容易讀出。因此，讀放大器126比利用平均基準值進行讀出的讀放大器的速度更快，而且更抗干擾。
同樣，如果被讀出的存儲單元的位B被編程為低電阻狀態，則電流差值IL-IB接近等于0。電流差值IB-IH達到等于高電阻位與低阻位之間的最大或最高電流差值的電流值。因此，與傳統上使用平均基準相比，電流差值[(iB-iH)-(iL-iB)]提供兩倍的讀出信號。
至此，應該明白，已經提供了一種具有3個輸入端的讀放大器，通過將位輸入電壓、高基準電壓源極低基準電壓變換為相應電流值，然后，取(1)位電流與高基準電流；以及(2)低基準電流與位電流之間的差值，該讀放大器確定位單元的狀態。結合電流導引電路系統使用的電流反射鏡產生位電流與高基準電流的差值，而且還產生低基準電流與位電流之間的差值。此外，讀放大器利用晶體管160和168驅動差分輸出，以反映兩個電流差分量之間的差值。
至此，應該明白，提供了一種用于將數據(位線和基準)傳送到讀放大器的平衡存儲器互連結構。可以配置在此提供的存儲器互連結構以在形成中間電平基準時保持對稱性。此外，在此提供的存儲器互連結構采用無源子陣列獲得數據線的對稱負載。如果需要，利用附加開關單元使得僅使用一個讀放大器。可以配置附加開關單元以將一個、兩個、三個或者更多個數據信號送到讀放大器。
因為實現本發明的設備大部分由為本技術領域內的熟練技術人員明白已知的電子部件和電路構成，所以為了理解、欣賞本發明的基本原理，而且為了不使本發明的內容含混不清，僅在認為必要的范圍內對電路細節進行了說明。
在上面的說明中，參考具體實施例對本發明進行了說明。然而，本技術領域內的普通技術人員明白，在下面的權利要求所述的本發明范圍內，可以對其進行各種修改和變更。例如，可以改變用于在此描述的存儲器互連結構的讀放大器的電路實現，而且可以用于進行數據讀出的各種方法。盡管示出具體導電類型的MOSFET，但是應該明白，為了實現互連結構，可以改變導電類型或晶體管的類型。可以以各種方式改變復用開關模塊32的電路結構，而仍保持電容負載平衡。因此，可以認為說明書和附圖具有示例性意義，而沒有限制性意義，而且意在將所有這種修改包括在本發明范圍內。
上面根據具體實施例描述了本發明的好處、其它優點以及各問題的解決方案。然而，不將好處、優點、各問題的解決方案以及可以實現這些好處、優點或解決方案的任何(各)單元看作權利要求之任一或所有權利要求的關鍵的、要求的或本質特征或單元。在此，術語“包括”或其任意其它變型意在覆蓋非排他性含有，以致包括一系列單元的處理過程、方法、制品或設備不僅包括這些單元，而且可以包括未明確列出的或者該處理過程、方法、制品或設備固有的其它單元。
權利要求
1.一種存儲器，包括第一子陣列，包括數據和第一基準；第二子陣列，包括數據和第二基準；第一列解碼器，與第一子陣列相鄰，具有第一數據線，其中第一數據線選擇性地傳導第一子陣列輸出的數據或者傳導第二子陣列輸出的第二基準；第二列解碼器，與第二子陣列相鄰，具有第二數據線，其中第二數據線選擇性地傳導第二子陣列輸出的數據或者傳導第一子陣列輸出的第一基準；以及第一讀放大器，位于第一子陣列與第二子陣列之間，其第一輸入端連接到第一數據線，而其第二輸入端連接到第二數據線，其輸出端用于提供數據。
2.根據權利要求1所述的存儲器，該存儲器進一步包括第三子陣列，與第一子陣列相鄰，具有數據和第三基準；第四子陣列，與第二子陣列相鄰，具有數據和第四基準；第三列解碼器，與第三子陣列相鄰，具有第三數據線，其中第三數據線選擇性地傳導第三子陣列輸出的數據或者傳導第四子陣列輸出的第四基準；以及第四列解碼器，與第四子陣列相鄰，具有第四數據線，其中第四數據線選擇性地傳導第四子陣列輸出的數據或者傳導第三子陣列輸出的第三基準；其中第一基準和第二基準是第一種類型的，而第三基準和第四基準是第二種類型的。
3.根據權利要求2所述的存儲器，該存儲器進一步包括復用器，其各輸入端分別連接到第一數據線、第二數據線、第三數據線以及第四數據線，而其輸出端連接到第一讀放大器。
4.根據權利要求3所述的存儲器，該存儲器進一步包括連接到復用器的第二讀放大器。
5.根據權利要求2所述的存儲器，其中第一讀放大器進一步包括與第四數據線相連的第三輸入端，該存儲器進一步包括第二讀放大器，其各輸入端連接到第一數據線、第二數據線以及第三數據線；第三讀放大器，其各輸入端連接到第二數據線、第三數據線和第四數據線；以及第四讀放大器，其各輸入端連接到第一數據線、第三數據線以及第四數據線。
6.根據權利要求5所述的存儲器，該存儲器進一步包括第一負載裝置，連接到第一數據線；第二負載裝置，連接到第二數據線；第三負載裝置，連接到第三數據線；以及第四負載裝置，連接到第四數據線。
7.一種用于讀出存儲器的包括數據和第一基準的第一子陣列中的數據的方法，其中該存儲器進一步包括第二子陣列，包括數據和第二基準；第一列解碼器，與第一子陣列相鄰，具有第一數據線；第二列解碼器，與第二子陣列相鄰，具有第二數據線；以及第一讀放大器，該方法包括啟用第一子陣列，而使第二子陣列保持不活動；使數據從第一數據線路由選擇到第一讀放大器；以及使第一基準經由第二數據線路由選擇到第一讀放大器。
8.根據權利要求7所述的方法，該方法進一步包括使來自第一子陣列的數據連接到第一數據線。
9.根據權利要求8所述的方法，其中該存儲器進一步包括第三子陣列，包括數據和第三基準；第四子陣列，包括數據和第四基準；第三列解碼器，與第三子陣列相鄰，具有第三數據線；第四列解碼器，與第四子陣列相鄰，具有第四數據線，該方法進一步包括啟用第三子陣列，而使第四子陣列保持不活動；以及使第三基準經由第四數據線路由選擇到第一讀放大器。
10.根據權利要求9所述的方法，其中該存儲器進一步包括第二讀放大器；該方法進一步包括使數據從第三數據線路由選擇到第二讀放大器；使第一基準經由第二數據線路由選擇到第二讀放大器；以及使第三基準經由第四數據線路由選擇到第二讀放大器。
11.根據權利要求10所述的方法，其中該存儲器進一步包括第三讀放大器；以及第四讀放大器；該方法進一步包括啟用第二子陣列，而使第一子陣列保持不活動；使數據從第二數據線路由選擇到第三讀放大器；使第二基準經由第一數據線路由選擇到第三讀放大器和第四讀放大器；啟用第四子陣列，而使第三子陣列保持不活動；使數據從第四數據線路由選擇到第四讀放大器；以及使第四基準經由第三數據線路由選擇到第三讀放大器和第四讀放大器。
全文摘要
存儲器(10)提供了一種在數據到讀放大器(24)所取的理由與基準或各基準到該讀放大器所取的理由之間維持阻抗平衡的讀出解決方案。該存儲器的每個子陣列(14，18)具有相鄰的列解碼器(20，22)，該相鄰列解碼器使數據耦合到也與子陣列相鄰而且可以看作列解碼器的一部分的數據線(37、51、41、63)。使選擇的子陣列的數據通過其相鄰數據線路由選擇到讀放大器。作為選擇的子陣列的一部分的基準耦合到未選擇的子陣列的數據線。因此，對于MRAM型存儲器，該基準優選非常接近選擇的數據的存儲單元，它穿過與數據所取的路由阻抗平衡的、到達讀放大器(24)的路由。
文檔編號G11C7/14GK1666289SQ03815293
公開日2005年9月7日 申請日期2003年4月24日 優先權日2002年6月28日
發明者奇特拉·K.·薩布拉曼尼, 布拉德利·J.·加尼, 約瑟夫·J.·納哈斯, 哈爾伯特·S.·林, 托馬斯·W.·安德利 申請人:飛思卡爾半導體公司