專利名稱：高速高效地變更現場可編程門陣列功能的非易失存儲裝置的制作方法
技術領域：
本發明涉及非易失存儲裝置，具體涉及設有鎖定并輸出程序信息的數據閂鎖電路的非易失存儲裝置。
背景技術：
近年，作為可改寫的大規模集成電路，FPGA(Field ProgrammableGate Array現場可編程門陣列)正在為人們所關注。
FPGA是一種出廠后，通過來自外部的數據等來對內部電路進行功能變更，使之能夠實現預定操作的半導體裝置。
利用其比門陣列開發期間更短的性質，FPGA正被用于機器的試制方面，而近年來，作為攜帶電話或ETC(Electronic Toll Collectionsystem高速公路費用的自動支付系統)的試制機器而被使用。
這種FPGA中一般設有多個邏輯塊，用以切換多個邏輯塊的連接關系(信號通路)的多個開關電路，以及用以控制多個開關電路的控制電路。為了控制多個開關電路，控制電路將經編程的程序信息鎖定在預定區域，并有選擇地供給開關電路。從而，多個邏輯塊的連接關系(信號通路)被切換，FPGA的功能被變更。
作為鎖定該程序信息的電路，有各種閂鎖電路的提案。傳統技術中，在所謂的SRAM(Static Random Access Memory靜態隨機存取存儲器)元件上存儲程序信息，同時使用鎖定該存儲數據的數據閂鎖電路來進行切換控制。
但是，由于采用作為易失性元件的SRAM元件的數據閂鎖電路在停止電源供給后，鎖定的程序信息會消失，必須在每次接通電源時下載一次鎖定在數據閂鎖電路的程序信息，這成為高速操作的障礙。
在日本專利申請特表號公報中提出，采用非易失元件，在接通電源時無需下載該程序信息的、能夠鎖定并輸出存儲數據的數據閂鎖電路。
但是，FPGA通過進行各種模式的切換控制來要求變更為各種功能，而在變更功能時必須改寫已暫時存放的數據閂鎖電路的程序信息。
因此，難以高速且高效地變更FPGA的功能。

發明內容
本發明的目的是供提一種克服上述問題的、能夠高速且高效地變更FPGA功能的非易失存儲裝置。
與本發明相關的非易失存儲裝置含有多個程序部分和閂鎖電路。多個程序部分各自接受按照用于外圍電路的程序數據的數據寫入電流的供給，進行非易失的數據存儲。在數據讀出時，閂鎖電路保持由被選中的、多個程序部分中的選擇程序部分生成的數據信號。
如上所述，本發明在數據閂鎖電路中，保存并輸出多個程序部分中的選擇程序部分的數據信號。因此，無需改寫鎖定的數據，可高效地輸出用于外圍電路的數據信號。
另外，非易失存儲裝置含有多個開關部分和多個開關控制部分。多個開關部分設定多個電路塊間的信號傳送通路。多個開關控制部分分別對應于多個開關部分而設置，并分別控制對應的開關部分。多個開關控制部分各自含有多個程序部分和閂鎖電路。多個程序部分各自按照用于信號傳送通路之設定的程序數據，接受數據寫入電流的供給，進行非易失的數據存儲。數據讀出時，閂鎖電路保持由被選中的、多個程序部分中的選擇程序部分生成的數據信號。
并且，在非易失存儲裝置中，開關控制部分包含多個程序部分和閂鎖電路。閂鎖電路保存來自多個程序部分中的選擇程序部分的數據信號。因此，無需為設定信號傳送通路而改寫程序部分的數據，采用多個程序部分中的選擇程序部分，能高效地設定信號傳送通路。


圖1是表示本發明的實施例1的FPGA的整體結構的方框圖。
圖2是表示開關部分的結構的示意圖。
圖3是本發明實施例1的數據閂鎖電路的電路結構圖。
圖4是說明對隧道磁電阻元件的數據寫入動作的示意圖。
圖5是表示數據寫入時的數據寫入電流和隧道磁電阻元件的磁化方向的關系的示意圖。
圖6是在數據閂鎖電路中，對程序部分進行程序數據的數據寫入時的示意圖。
圖7是在數據閂鎖電路中，對程序部分進行別的程序數據的數據寫入時的示意圖。
圖8是用以說明在數據閂鎖電路中，接通電源時自動讀出并鎖定程序部分所保存的程序數據的數據讀出動作的示意圖。
圖9是詳細說明本發明實施例1的數據讀出動作的時間圖。
圖10是說明進行FPGA的功能變更時的、依據本發明的實施例1的數據閂鎖電路的數據讀出動作的時間圖。
圖11是說明實施例1中與時鐘信號同步地進行功能變更時的數據讀出動作的時間圖。
圖12是實施例1之變形例1的數據閂鎖電路的數據寫入的電路結構圖。
圖13是實施例1之變形例2的數據閂鎖電路的電路結構圖。
圖14是本發明實施例2的數據閂鎖電路的電路結構圖。
圖15是說明初始狀態(數據無效狀態)的數據閂鎖電路的示意圖。
圖16是表將數據閂鎖電路從數據無效狀態設定為數據有效狀態的示意圖。
具體實施例方式
以下，參照附圖就本發明的實施方式進行詳細說明。另外，圖中相同或相當的部分采用同一符號，其說明不再重復。
實施例1參照圖1，依據本發明的實施例1的FPGA中含有矩陣布置的多個邏輯塊BK，在這些塊間設有布線區。在布線區的行方向上設置多個水平布線組XG，在列方向上設置多個垂直布線組YG。
邏輯塊BK各自含有接受來自相鄰的垂直布線組YG的數據信號輸入的輸入接口部分IF；以及向相鄰的水平布線組YG輸出由各邏輯塊的運算得到的輸出結果的輸出接口部分OF。另外，設有用以將邏輯塊BK和布線區電連接的開關部分CON。這種開關部分CON的連接控制，決定各邏輯塊BK間的連接關系。并且，在預定區域上設有控制整個FPGA的控制電路1。該控制電路1響應指示數據讀出或寫入等的指令CMD，輸出用以進行各種操作的后述控制信號(POR、SEL1～SEL4、WE)等。再有，必要時控制電路1與輸入的時鐘信號CLK同步地動作。又，控制電路1響應輸入數據DQ而生成寫入數據PDIN。
由下述說明明顯可知，本例中僅對一個開關部分CON所包含的后述的一個數據閂鎖電路進行說明，但其它開關部分與其它數據閂鎖電路均相同，由控制電路1加以控制。
參照圖2，開關部分CON中有矩陣布置的多個晶體管PTR和分別對應于多個晶體管PTR設置的多個數據閂鎖電路PMU。在塊間的布線區中分別設有垂直布線與水平布線，響應晶體管的導通來自水平布線的信號被有選擇地傳送給垂直布線。在對執行這種由水平布線到垂直布線的信號通路切換的晶體管PTR的連接控制中，使用數據閂鎖電路PMU。
參照圖3，依據本發明的實施例1的數據閂鎖電路PMU中有分別存放構成向對應的晶體管PTR傳送的程序信息的多個程序數據的程序部分MU1～MU4；以及將由程序部分MU1～MU4有選擇地供給的程序數據鎖定，傳送給對應的晶體管PTR的閂鎖部件100。
程序部分MU1～MU4全部具有相同的電路結構，這里以程序部分MU1為代表進行說明。
程序部分MU1中包括用以供給數據寫入電流的位線SBL，分別對應于位線SBL的一端與另一端設置的位線驅動器WWRb、WWRa，設于位線SBL的一端的、布置在接地電壓GND和位線SBL的連接節點N3之間用以存放程序數據的磁體存儲元件即隧道磁電阻元件TMRb，設于位線SBL的另一端的、布置在接地電壓GND和位線SBL的連接節點N4之間用以存放程序數據的隧道磁電阻元件TMRa，以及分別對應于隧道磁電阻元件TMRa與TMRb設置的、數據寫入時供給數據寫入電流的數位線DLa與DLb。這里，配置了位線SBL，以對隧道磁電阻元件TMRa與TMRb供給方向互不相同的數據寫入電流。還有，隧道磁電阻元件TMRa與TMRb也統稱為隧道磁電阻元件TMR。
這里，對利用隧道磁電阻元件TMR的數據寫入進行說明。
參照圖4，隧道磁電阻元件TMR中有具有一定的固定磁化方向的強磁體層(以下，簡稱為固定磁化層)FL和按照來自外部的施加磁場的方向被磁化的強磁體層(以下，簡稱為自由磁化層)VL。固定磁化層FL與自由磁化層VL之間有由絕緣體膜形成的隧道阻擋層(隧道膜)TB。自由磁化層VL對應于寫入的存儲數據電平，沿固定磁化層FL的同方向或沿固定磁化層FL的反方向磁化。固定磁化層FL、隧道阻擋層TB和自由磁化層VL，形成磁隧道結。
隧道磁電阻元件TMR的電阻，按照固定磁化層FL與自由磁化層VL各磁化方向的相對關系而變化。具體地說，隧道磁電阻元件TMR的電阻，在固定磁化層FL的磁化方向和自由磁化層VL的磁化方向相同(平行)時成為最小值Rmin，在兩者的磁化方向為相反(反平行)方向時成為最大值Rmax。
數據寫入時，用以磁化自由磁化層VL的數據寫入電流，在對應于寫入數據電平的方向(±Iw)流入位線BL。并且，數位線DL上也流入數據寫入電流。基于這種流入的數據寫入電流，位線BL上產生磁場H(BL)，且數位線DL上產生磁場H(DL)。
用圖5對數據寫入時的數據寫入電流和隧道磁電阻元件的磁化方向的關系進行說明。
橫軸H(EA)表示在隧道磁電阻元件TMR內的自由磁化層VL上沿易磁化軸(EAEasy Axis)方向施加的磁場。另一方面，縱軸H(HA)表示在自由磁化層VL上沿難磁化軸(HAHard Axis)方向作用的磁場。磁場H(EA)與H(HA)分別對應于分別流入位線BL與數位線DL的電流而產生的兩個磁場的一方與另一方。
隧道磁電阻元件MC中，固定磁化層FL的固定的磁化方向沿著自由磁化層VL的易磁化軸，自由磁化層VL對應于存儲數據的電平(“1”與“0”)，沿著易磁化軸方向與固定磁化層FL平行地或在反平行(相反)方向被磁化。隧道磁電阻元件MC對應于自由磁化層VL的兩個磁化方向，能夠存儲1位數據(“1”與“0”)。
僅在施加的磁場H(EA)與H(HA)之和達到圖5所示的星形特性曲線的外側區域時，自由磁化層VL的磁化方向才能夠重新改寫。就是說，當施加的數據寫入磁場強度相當于星形特性曲線的內側區域時，自由磁化層VL的磁化方向將不改變。
如星形特性曲線所示，通過對自由磁化層VL施加沿難磁化軸方向的磁場來降低改變沿易磁化軸的磁化方向所需的磁化閾值。如圖5給出的例子所示，在設計數據寫入時的工作點時，作為數據寫入對象的隧道磁電阻元件MC中，沿易磁化軸方向的數據寫入磁場的強度設計成HWR。就是說，設計流入位線BL或數位線DL的數據寫入電流的值，以得到這種數據寫入磁場HWR。一般，數據寫入磁場HWR由切換磁化方向所需的開關磁場HSW和余量(margin)ΔH之和表示。即，HWR＝HSW+ΔH。
為改寫隧道磁電阻元件MC的存儲數據，即隧道磁電阻元件TMR的磁化方向，必須在數位線DL和位線BL上流入預定電平以上的數據寫入電流。從而，隧道磁電阻元件TMR中的自由磁化層VL，對應于沿易磁化軸(EA)的數據寫入磁場的方向，與固定磁化層FL平行或相反(反平行)方向磁化。一旦寫入隧道磁電阻元件TMR的磁化方向即隧道磁電阻元件MC的存儲數據，在直至進行新的數據寫入前的期間，被非易失地保存。
再參照圖3，位線驅動器WWRa中有晶體管111、112和AND電路113、114。晶體管111設于電源電壓Vcc和位線SBL的另一端之間，其柵極與AND電路113的輸出節點電連接。晶體管112設于位線SBL的另一端和接地電壓GND之間，其柵極與AND電路114的輸出節點電連接。AND電路113按照寫入控制信號WDTa與由控制電路1輸出的控制信號WE的輸入，將AND邏輯運算結果輸出到晶體管111的柵極。AND電路114按照寫入控制信號WDTb與控制信號WE的輸入，將AND邏輯運算結果輸出到晶體管112的柵極。
位線驅動器WWRb中有晶體管115、116和AND電路117、118。晶體管115設于電源電壓Vcc和位線SBL的一端之間，其柵極與AND電路117的輸出節點電連接。晶體管116設于接地電壓GND和位線SBL的一端之間，其柵極與AND電路118的輸出節點電連接。AND電路117按照寫入控制信號WDTb與控制信號WE的輸入，將該AND邏輯運算結果輸出到晶體管115的柵極。AND電路118按照寫入控制信號WDTa與控制信號WE的輸入，將AND邏輯運算結果輸出到晶體管116的柵極。另外，作為一例，將晶體管111、112、115、116設為N型溝道MOS晶體管。
例如，寫入控制信號WDTa被設于H電平，控制信號WE為H電平時，位線驅動器WWRa使晶體管111導通，并使電源電壓Vcc和位線SBL的另一端電連接。另一方面，位線驅動器WWRb使晶體管116導通，并使接地電壓GND和位線SBL的一端電連接。從而，形成由位線SBL的另一端到一端的電流通路，流過數據寫入電流-Iw。另外，寫入控制信號WDTb被設于H電平時，形成由位線SBL的一端至另一端的電流通路，流過數據寫入電流+Iw。
程序部分MU1中有將與位線SBL連接的隧道磁電阻元件TMRa的連接節點N4和隧道磁電阻元件TMRb的連接節點N3電連接并加以均衡的均衡電路130，以及響應控制信號SEL1將閂鎖部件100分別和程序部分MU1的隧道磁電阻元件TMRa與TMRb電連接的作為存取元件的晶體管SGa與SGb。
均衡電路130中有OR電路110、傳輸門108以及倒相器109。傳輸門108設于節點N3和節點N4之間，接受經由OR電路110與倒相器109的OR電路的輸出信號的輸入，并將節點N3和節點N4電連接。OR電路110響應控制電路1輸出的控制信號POR的反相信號即控制信號/POR和控制信號WE的輸入，將其OR邏輯運算結果輸出到傳輸門108與倒相器109。從而，響應H電平的控制信號/POR或控制信號WE的輸入，均衡電路130成為激活狀態，將節點N3和節點N4電連接。另一方面，響應L電平的控制信號/POR與控制信號WE的輸入，均衡電路130成為非激活狀態，使節點N3和節點N4的電連接斷開。
如上所述，程序部分MU1～MU4，各具有相同的結構，分別響應從控制電路1輸出的控制信號SEL1～SEL4，將閂鎖部件100和對應的程序部分MU電連接。另外，控制信號SEL1～SEL4是其它未圖示的數據閂鎖電路PMC中共用的控制信號。
閂鎖部件100中有將輸出節點N0與輸出節點N1加以均衡的均衡電路120和晶體管101～104及107。
晶體管107設于電源電壓Vcc和節點N2之間，其柵極接受控制信號WE的輸入。晶體管101設于節點N2和節點N0之間，其柵極與節點N1電連接。晶體管102設于節點N0和晶體管SGb之間，其柵極與節點N1電連接。晶體管103設于節點N2和節點N1之間，其柵極與節點N0電連接。晶體管104設于節點N1和晶體管SGa之間，其柵極與節點N0電連接。這里作為一例，晶體管101、103、107設為P型溝道MOS晶體管，晶體管102、104設為N型溝道MOS晶體管。
均衡電路120包含倒相器106和傳輸門105，接受控制信號POR的輸入，并將節點N0和節點N1電連接。作為一例，響應H電平的控制信號POR的輸入，均衡電路120成為激活狀態，將節點N0和節點N1電連接。另一方面，響應L電平的控制信號POR的輸入，均衡電路120成為非激活狀態，將節點N0和節點N1電連接斷開。
另外，數據閂鎖電路PMU中還設有響應寫入數據PDIN而生成寫入控制信號WDTa、WDTb的寫入控制部件140，在數據寫入時對數位線DLa與數位線DLb供給數據寫入電流的數位線驅動器帶160，傳送分別由閂鎖部件100的輸出節點N0與N1輸出的數據信號PO、/PO的選通晶體管TRGb、TRGa，與選通晶體管TRGa與TRGb的柵極電連接的選擇線CWL，用以使控制信號POR延遲預定期間的延遲部件IVG，以及將來自延遲部件IVG的輸出信號和控制信號POR的NAND邏輯運算結果作為控制信號POR#向選擇線CWL傳送的NAND電路AD。
這里，控制信號POR需要時被用于裝置的內部電路的復位信號。本例中，控制電路1設有所謂的電源接通復位電路(未圖示)。由該電源接通復位電路能夠輸出控制信號POR。具體地說，作為一例，在接通電源到電源電壓超過預定閾值電壓之前，電源接通復位電路被設定于L電平，超過預定閾值電壓時被設定于H電平。再有，接通電源后，控制信號POR必要時由控制電路1設定于L電平。另外，驅動器IVG由偶數個倒相器(本例中為兩個)構成，它響應控制信號POR的輸入生成延遲預定期間的信號。本例中，代表性地示出數位線驅動器帶160對程序部分MU1的數位線供給數據寫入電流的結構，但其它程序部分MU2～MU4中，也按同樣的方式從數位線驅動器帶160向各程序部分MU所具有的數位線供給數據寫入電流。
以下用圖6說明，在數據閂鎖電路PMU中對程序部分MU1進行程序數據的數據寫入的情形。本例對程序數據“0”的寫入情形進行說明。另外，假定在數據寫入時控制信號WE被設定于H電平。
寫入控制部件140按照寫入數據PDIN生成寫入控制信號WDTa與WDTb。這里假定寫入控制信號WDTa與WDTb分別設于H電平和L電平。
從而，位線驅動器WWRa中晶體管111導通，電源電壓Vcc和位線SBL的另一端電連接。并且，位線驅動器WWRb中晶體管116導通，接地電壓GND和位線SBL的一端電連接。另外，均衡電路130響應數據寫入時設于H電平的控制信號WE，將節點N3和節點N4電連接。
因此，位線SBL被供給由另一端到一端的數據寫入電流-Iw。
在同樣的定時，響應來自控制電路1的動作指令，數位線驅動器帶160被激活，數位線DLa與DLb被供給數據寫入電流。對應于分別供給位線SBL與數位線DLa、DLb的數據寫入電流，隧道磁電阻元件TMRa與TMRb被施加預定磁場，從而能夠進行對應于磁化方向的數據寫入。本例中，由于穿過隧道磁電阻元件TMRa與TMRb的位線SBL上的數據寫入電流方向相反，隧道磁電阻元件TMRa的電阻設為Rmin，隧道磁電阻元件TMRb的電阻設為Rmax。從而，能用該數據閂鎖電路PMU的隧道磁電阻元件存儲程序數據(0)。
再用圖7說明在數據閂鎖電路PMU中對程序部分MU1進行其它程序數據的數據寫入的情形。本例對程序數據(1)的寫入情形進行說明。再有，假定數據寫入時控制信號WE被設為H電平。
寫入控制部件140響應寫入數據PDIN而生成寫入控制信號WDTa與WDTb。這里，假定寫入控制信號WDTa與WDTb分別設定于L電平與H電平。
從而，位線驅動器WWRa中晶體管112導通，接地電壓GND和位線SBL的另一端電連接。并且，位線驅動器WWRb中晶體管115導通，電源電壓Vcc和位線SBL的一端被電連接。另外，均衡電路130響應數據寫入時設于H電平的控制信號WE，將節點N3和節點N4電連接。從而，向位線SBL供給從一端到另一端的數據寫入電流+Iw。
在同樣的定時，響應控制電路1的動作指令，數位線驅動器帶160被激活。從而，數位線DLa與DLb被供給數據寫入電流。對應于分別供給位線SBL與數位線DLa、DLb的數據寫入電流，對隧道磁電阻元件TMRa與TMRb施加預定磁場，從而能夠進行對應于磁化方向的數據寫入。本例中，由于穿過隧道磁電阻元件TMRa與TMRb的位線SBL上的數據寫入電流方向相反，隧道磁電阻元件TMRa的電阻設為Rmin，隧道磁電阻元件TMRb的電阻設為Rmax。從而，利用該數據閂鎖電路PMU的隧道磁電阻元件，可進行程序數據(1)的編程。
以下用圖8說明，在數據閂鎖電路PMU中接通電源時將程序部分MU1所保存的程序數據自動讀出并閂鎖的數據讀出動作。
本例中，對程序部分MU1存儲程序數據(0)的場合，即隧道磁電阻元件TMRa與TMRb分別設為電阻值Rmin與Rmax的場合進行說明。
用圖9的時間圖進行詳細說明，在未圖示的數據閂鎖電路PMU中接通電源時的本發明實施例1的數據讀出動作。本例中，接通電源時，不與時鐘信號CLK同步地進行數據讀出動作。
參照圖9，電源電壓Vcc在時刻T0被加上，電源電壓Vcc的電壓電平上升。在該時刻，電源電壓Vcc在預定的閾值電壓電平以下，控制信號POR被設定于L電平。因此，均衡電路120響應控制信號POR(L電平)，將節點N0和節點N1電連接，并均衡閂鎖部件100的輸出節點。另外，均衡電路130響應控制信號/POR(H電平)為了均衡的目的而將節點N3和節點N4電連接。并且，在接通電源時，控制信號WE被設定于L電平。從而，響應控制信號WE(L電平)，閂鎖部件100被激活，電源電壓Vcc被供給節點N2，從而開始對節點N0與節點N1充電。
接著，接通電源后的時刻T1，電源電壓Vcc達到預定的閾值電壓電平，控制信號POR如上述那樣開始從L電平轉移至H電平。對此作出響應，均衡電路120與130結束均衡操作。并且，在同樣的定時，控制電路1使控制信號SEL1激活(H電平)。
從而，作為存取元件的晶體管SGa與SGb導通，隧道磁電阻元件TMRa與TMRb和閂鎖部件100被電連接。具體地說，串聯連接的晶體管101與102和隧道磁電阻元件TMRb之間被串聯連接。并且，串聯連接的晶體管103與104和隧道磁電阻元件TMRa之間被串聯連接。從而，形成從接受電源電壓Vcc的供給的節點N2經由隧道磁電阻元件TMRa與TMRb流入接地電壓GND的電流通路。就是說，閂鎖部件100按照電阻對隧道磁電阻元件TMRa與TMRb供給工作電流。
接著，在時刻T2，節點N0與N1上生成對應于通過隧道磁電阻元件TMRa與TMRb的電流的差值的電位差。該電位差由閂鎖部件100進一步放大，輸出節點N0的電壓電平被設定于H電平，輸出節點N1的電壓電平被設定于L電平。從而，在閂鎖部件100中，程序數據被閂鎖。
接著，在輸出節點N0與N1的電壓電平足夠穩定的時刻T3，基于控制信號POR#使選通晶體管TRGa與TRGb導通，數據信號PO、/PO作為程序數據向外部輸出。具體地說，H電平的數據信號PO被傳送給晶體管PTR。
如此，能夠在閂鎖部件1中放大預先存儲在數據閂鎖電路PMU的程序部分MU1中的程序數據，同時加以閂鎖并輸出。在接通電源時經過預定期間后，按照激活至H電平的控制信號POR，程序數據被自動向晶體管PTR傳送。因此，例如在程序部分MU1存儲了進行初始狀態的FPGA的連接控制的程序數據時，能夠利用程序部分MU1容易地進行初始狀態的FPGA的連接控制。就是說，在程序中途中止的場合等，通過使用將系統復位的控制信號POR來使基本動作的程序數據解碼。從而，初始狀態下的再設定成為可能，且能提高系統的失效保險(fail-safe)和穩定性。
要變更FPGA功能時，采用存放其它程序數據的程序部分MU來進行開關部分CON的連接控制。另外，本例中，將程序部分MU1作為進行初始狀態的連接控制的程序部分來進行說明，但也可為其它的程序部分MU。
并且，本例中，作為一例，程序部分MU1～MU4是包含在一個數據閂鎖電路PMU的結構，可通過有選擇地激活控制信號SEL1～SEL4來進行四種模式的切換控制。該程序部分MU的數量并無限止，可再設置多個程序部分MU來擴大切換控制的變更范圍。
這樣，將多個程序部分設置在數據閂鎖電路PMU中，通過預先在各程序部分上存儲用于連接控制的程序數據來高效地進行FPGA的功能變更。
采用圖10的時間圖，對進行FPGA的功能變更時的、依據本發明實施例1的數據閂鎖電路PMU的數據讀出動作進行說明。就是說，對接通電源后與時鐘信號CLK同步地進行數據讀出動作時的結構進行說明。
與跟時鐘信號CLK的上升邊同步的時刻T4大致相同的定時，控制電路1將控制信號POR設定于L電平。并且，將控制信號WE設定于H電平。從而，在均衡電路120中，電連接節點N0和節點N1之間被電連接并加以均衡。并且，在均衡電路130中，響應控制信號POR的反相信號即控制信號/POR(H電平)，節點N3和節點N4被電連接并被加以均衡。從而，先前閂鎖(數據保持)的數據消失(均衡)。就是說，能夠利用均衡電路來簡單地清除閂鎖的數據。
另外，在同樣的定時的時刻T4，控制信號SEL1被設定于H電平。從而，閂鎖部件100和程序部分MU1被電連接。
接著，響應時刻T5的控制信號WE的下降邊(L電平)，閂鎖部件100的晶體管107導通。從而，形成從電源電壓Vcc經由隧道磁電阻元件TMRa與TMRb到接地電壓GND的電流通路(導線)。
接著，在與時鐘信號CLK的下降邊同步的時刻T6，控制信號POR被設定于H電平。從而，均衡電路120中節點N0和節點N1之間的均衡結束。并且，均衡電路130中節點N3和節點N4之間的均衡也結束。從而，對應于隧道磁電阻元件TMRa與TMRb的電阻差的電流差被作為電壓差放大，在節點N0和節點N1上生成。
接著，在從控制信號POR的上升邊經過預定期間后的時刻T7，控制信號POR#上升至H電平。從而，基于控制信號POR#(H電平)，選通晶體管TRGa與TRGb導通，數據信號PO、/PO被作為程序數據向外部輸出。
在接著的時鐘信號CLK的上升邊的時刻T8，閂鎖(數據保持)的數據信號PO被穩定地輸出。從而，能夠基于輸出的數據信號PO變更FPGA的功能。
本例中說明了在一個時鐘周期內，對FPGA的功能變更時在程序部分MU中存儲的程序數據進行均衡、讀出、放大并加以輸出的數據讀出動作。
接著，說明與高頻時鐘信號CLK#(以下，簡稱為時鐘信號CLK#)同步地進行上述功能變更的數據讀出動作時的結構。
參照圖11的時間圖，對本實施例1中與時鐘信號CLK#同步地進行功能變更時的數據讀出動作進行說明。
在和與時鐘信號CLK#的上升邊同步的時刻T10大致相同的定時，控制信號POR被設定于L電平。同時，在均衡電路120中，節點N0和節點N1被電連接并加以均衡。并且，在均衡電路130中，響應控制信號POR的反相信號的控制信號/POR(H電平)，節點N3和節點N4被電連接并加以均衡。從而，先前閂鎖(數據保持)的數據消失。并且，在同樣的定時，控制信號WE被設定于H電平。從而，來自晶體管107的電源電壓Vcc供給停止。
在同樣定時的時刻T10上，由控制電路1輸出的控制信號SEL1被設定于H電平。從而，閂鎖部件1和程序部分MU1被電連接。
在與下一時鐘信號CLK#的上升邊同步的時刻T11，控制信號WE被設定于L電平。從而，閂鎖部件100的晶體管107導通。具體地說，形成從電源電壓Vcc經由隧道磁電阻元件TMRa與TMRb到接地電壓GND的電流通路(導線)。
在與下一時鐘信號CLK#的上升邊同步的時刻T12，控制信號POR被設定于H電平。從而，均衡電路120中節點N0和節點N1之間的均衡結束。并且，在均衡電路130中節點N3和節點N4之間的均衡結束。從而，對應于隧道磁電阻元件TMRa與TMRb的電阻差的電流差被變換成電壓差，經放大后在節點N0和節點N1上生成。
接著，在與時鐘信號CLK#的上升邊同步的時刻T13，控制信號POR#上升至H電平。從而，基于控制信號POR#(H電平)，選通晶體管TRGa與TRGb導通，數據信號PO、/PO被作為程序數據向外部輸出。
在高頻時鐘信號(例如1GHz)中，在圖10中說明的一個時鐘周期內，難以進行數據讀出動作，但如本例，通過以與時鐘信號CLK#同步的定時來輸出控制信號WE、POR、POR#以及SEL1，能夠高速且高效地進行數據讀出動作。從而能以最小的等待時間進行FPGA的功能切換。
并且，將隧道磁電阻元件TMR等作為存放用以變更FPGA功能的程序數據的存儲元件使用，從而，無需考慮如快閃存儲器(R)等那樣的對改寫次數的限制，能夠進行無限多次的系統功能切換的連接控制，并且具有高效率。
實施例1之變形例1在上述實施例1的數據閂鎖電路PMU中，說明了按照隧道磁電阻元件的磁化方向，通過對隧道磁電阻元件TMRa與TMRb供給數據寫入電流將程序數據存入程序部分MU的結構。
以下，就依據本實施例1之變形例1的數據閂鎖電路PMU中、固定地將程序數據存儲在程序部分MU的結構進行說明。
并參照圖12說明，就依據實施例1之變形例1的數據閂鎖電路PMU的數據寫入加以說明。
依據實施例1之變形例1的數據閂鎖電路PMU的電路結構與圖3所示的本實施例1的數據閂鎖電路PMU的電路結構相同，因此，不再作重復的詳細說明。
本例的目的在于，通過破壞隧道磁電阻元件TMR使程序數據固定地保存。
具體地說，在隧道磁電阻元件TMR上施加高電壓。就是說，當數據寫入時在均衡電路130中，節點N3與節點N4之間的電連接斷開。從而，數據寫入時并不形成由寫入驅動器WWRa到寫入驅動器WWRb的電流通路或由寫入驅動器WWRb到寫入驅動器WWRa的電流通路，只形成由寫入驅動器到隧道磁電阻元件TMRa或隧道磁電阻元件TMRb的電流通路。
具體地說，前面說明的數據寫入時，將控制信號WE維持在L電平。并且，寫入控制部件140，響應寫入數據PDIN，將寫入控制信號WDTa或WDTb中的一方設定于H電平。從而，在隧道磁電阻元件TMRa或TMRb上施加高電壓，隧道磁電阻元件的薄膜磁體被破壞。被破壞的隧道磁電阻元件的電阻值固定地設為比Rmin小的Rmin#(＜Rmin)。
作為一例，H電平的寫入控制信號WDTa被輸入寫入驅動器WWRa與WWRb時，隧道磁電阻元件TMRa被破壞。另一方面，H電平的寫入控制信號WDTb被輸入寫入驅動器WWRa與WWRb時，隧道磁電阻元件TMRb被破壞。
因此，通過破壞隧道磁電阻元件TMRa和TMRb中的一方，使程序數據固定地存儲在程序部分MU中。
因此，基于破壞的隧道磁電阻元件TMR(電阻值小)和未破壞的隧道磁電阻元件TMR(電阻值大)之間的電阻差，能夠進行與上述實施例1中說明的基于電阻Rmax和Rmin之間的電阻差的數據讀出動作同樣的數據讀出動作。
通過這種方式，存儲在程序部分MU中的程序數據不會因磁噪聲等的影響而被改寫，從而能夠穩定地使所需程序數據固定存儲。
實施例1之變形例2在實施例1之變形例2中，對變更程序部分MU和閂鎖部件之間的電連接的數據閂鎖電路PMU#的結構進行說明。
參照圖13，比較實施例1之變形例2的數據閂鎖電路PMU#與圖3所示的數據閂鎖電路PMU相比，不同之處在于由閂鎖部件100#置換閂鎖部件100，以及閂鎖部件100#的輸出節點N0、N1和程序部分MU1～MU4之間的電連接。其它方面均相同，因此不再作重復的詳細說明。
比較閂鎖部件100#與閂鎖部件100相比，不同之處在于晶體管102與104分別設在節點N0與節點N1和接地電壓GND之間。其它方面均相同，因此不再作重復的詳細說明。
這種閂鎖部件100#相當于所謂的交叉閂鎖電路，通過供給基于輸出節點N0與N1的電壓電平的工作電流，將輸出節點的電壓電平放大并加以閂鎖。
關于數據讀出動作和數據寫入動作，與實施例1中說明的相同，因此不再作重復的說明。
實施例2如上述說明，數據閂鎖電路PMU中含有多個程序部分MU，能夠進行基于多種模式的高效的FPGA的功能變更，但是，若能根據系統的狀況選擇多個程序部分中用于功能變更的有效的程序部分MU，就能改善系統管理的效率。
本發明的實施例2中，對前面所述的跟依據實施例1的數據閂鎖電路PMU一起布置在預定區域上的、將指示各數據閂鎖電路PMU含有的多個程序部分MU中的有效程序部分MU的判斷信號PS輸出的數據閂鎖電路PMUa加以說明。
參照圖14，本發明實施例2的數據閂鎖電路PMUa與數據閂鎖電路PMU相比，不同之處在于由程序部分MU#1～MU#4置換程序部分MU1～MU4。其它方面均相同，因此不再作重復的說明。另外，程序部分MU#1～MU#4的結構均相同，因此，這里代表性地說明程序部分MU#1的結構。并且，閂鎖部件100將存儲在程序部分MU#1～MU#4中的程序數據作為判斷信號PS、/PS輸出。
程序部分MU#1與程序部分MU1相比，不同之處在于固定電阻Rf布置在晶體管SGb和節點N3之間。由于其它電路結構相同，不再作重復的說明。
在程序部分MU#1中，固定電阻Rf的電阻值被加以設計，使該電阻值具有隧道磁電阻元件的電阻值Rmax和Rmin之差的中間值，作為一例，本例中采用中間電阻值Rmid(＝(Rmax-Rmin)/2)。
用圖15說明初始狀態(數據無效狀態)的數據閂鎖電路PMUa。
在數據寫入前的初始狀態中，程序部分MU#1的隧道磁電阻元件TMRa與TMRb均被設定于電阻值Rmin。從而，隧道磁電阻元件TMRb和固定電阻Rf的合成電阻值(Rmid+Rmin)大于隧道磁電阻元件TMRa的電阻值Rmin。
因此，在這種狀態下，進行上述實施例1中說明的數據讀出動作時，節點N0被閂鎖于H電平，節點N1被閂鎖于L電平。就是說，在初始狀態下，H電平的判斷信號PS由數據閂鎖電路PMUa閂鎖并加以輸出。這種狀態被稱為數據無效狀態。
參照圖16，說明將數據閂鎖電路PMUa從數據無效狀態設定為數據有效狀態的情形。
如實施例1中所說明，在寫入控制部件140中，將寫入控制信號WDTb設定于H電平。從而向位線SBL供給數據寫入電流+Iw。又，按照流入數位線DLa與DLb的數據寫入電流，隧道磁電阻元件TMRa的電阻值由Rmin轉移到Rmax。另一方面，隧道磁電阻元件TMRb的電阻值被維持在Rmin。
這時，隧道磁電阻元件TMRa的電阻值Rmax大于隧道磁電阻元件TMRb和固定電阻Rf的合成電阻值(Rmid+Rmin)。
因此，在這種狀態下，進行上述實施例1中說明的數據讀出動作時，節點N0被設定于L電平，節點N1被設定并鎖定為H電平。就是說，L電平的判斷信號PS由數據閂鎖電路PMUa閂鎖并輸出。這種狀態被稱為數據有效狀態。
另一方面，使隧道磁電阻元件TMRa的電阻值從Rmax轉移到Rmin的場合，隧道磁電阻元件TMRb的電阻值成為Rmax，隧道磁電阻元件TMRa的電阻值Rmin小于隧道磁電阻元件TMRb和固定電阻Rf的合成電阻值(Rmax+Rmid)。
因此，如上所述，H電平的判斷信號PS由數據閂鎖電路PMUa閂鎖并加以輸出。就是說，成為數據無效狀態。
如本實施例，由控制電路1探測判斷信號PS的數據電平來判斷是數據有效狀態還是數據無效狀態，基于此能夠高效地選擇表示數據有效狀態的程序部分MU。
具體地說，分別進行數據閂鎖電路PMUa所包含的程序部分MU#1～MU#4的數據讀出動作，并由控制電路1檢測所輸出的判斷信號PS。基于該判斷信號PS，在數據閂鎖電路PMU中，有選擇地激活控制信號SEL1～SEL4。
由此，能夠按照系統狀況容易地判斷有效的程序部分MU，且能高效地進行FPGA的功能變更即有效率地對系統進行管理。
并且，如本結構那樣，通過將固定電阻Rf和隧道磁電阻元件TMRb串聯連接，能夠設定初始狀態的數據電平；由于可基于與該初始狀態的數據電平的比較來判斷有效、無效，因此能簡單地檢測判斷信號。
并且，依據實施例2的數據閂鎖電路PMUa中，也與上述實施例1之變形例2中說明的一樣，通過破壞隧道磁電阻元件TMR，能夠設定成固定地輸出有效或無效狀態的判斷信號。
例如，本例中，通過破壞固定電阻Rf側的隧道磁電阻元件TMRb，使固定電阻Rf和隧道磁電阻元件TMRb的合成電阻值(Rmid+Rmin#)通常小于隧道磁電阻元件TMRa的電阻值。
從而，在數據讀出時，判斷信號PS被常時設定為L電平，表示數據有效狀態。
再有，本例中對隧道磁電阻元件TMRb側布置固定電阻Rf的結構作了說明，但也可以在隧道磁電阻元件TMRa側設置固定電阻Rf。
本例的不同之處只在于固定電阻Rf設在實施例1的數據閂鎖電路PMU中，能簡單地構成數據閂鎖電路PMUa。
再有，以上主要對上述說明的數據閂鎖電路存放用于FPGA的切換控制的程序數據的情形作了說明，但并不限于FPGA，也可以存儲用于其它內部電路動作的程序數據。并且，除FPGA以外，也可以使用輸出指示數據有效狀態或無效狀態的判斷信號的數據閂鎖電路。
又，上述實施例中說明了采用隧道磁電阻元件進行數據存儲的結構，但也可以使用薄膜的稱為硫族元素化合物(chalcogenide)的材料，利用向晶態(低電阻)與非晶態(高電阻)中的任一方的相變特性的可變電阻元件來進行數據存儲。
權利要求
1.一種非易失存儲裝置，其中設有保存并輸出用于外圍電路的程序信息的數據閂鎖電路；所述數據閂鎖電路中有，各自接受按照構成所述程序信息的程序數據的數據寫入電流，進行非易失的數據存儲的多個程序部分，以及數據讀出時，用以保持被選中的、所述多個程序部分中的選擇程序部分生成的數據信號的閂鎖電路。
2.如權利要求1所述的非易失存儲裝置，其特征在于所述數據閂鎖電路中還有，分別對應地設置在所述多個程序部分和所述閂鎖電路之間的多個存取元件；所述多個存取元件響應來自外部的存取指令而有選擇地導通。
3.如權利要求1所述的非易失存儲裝置，其特征在于所述閂鎖電路中有，對第一保持節點供給按照第二保持節點的電壓電平的工作電流的第一電流供給部分，以及對所述第二保持節點供給按照所述第一保持節點的電壓電平的工作電流的第二電流供給部分；各所述程序部分含有，基于按照所述程序數據的所述數據寫入電流而有相互不同的電阻值的第一和第二存儲元件；所述數據讀出時，與第一電壓連接的所述第一和第二電流供給部分，分別跟與所述選擇程序部分中的第二電壓連接的所述第一和第二存儲元件串聯連接。
4.如權利要求3所述的非易失存儲裝置，其特征在于所述閂鎖電路中還有，在數據讀出前用以電連接所述第一和第二保持節點的控制電路。
5.如權利要求3所述的非易失存儲裝置，其特征在于各所述程序部分中還有，對應于所述第一和第二存儲元件中的一方串聯連接的、具有固定電阻值的電阻元件；在初始狀態下，所述第一和第二存儲元件各自有相同的電阻值。
6.如權利要求1所述的非易失存儲裝置，其特征在于所述閂鎖電路中有，設于第一電壓和第二電壓之間的、對第一保持節點供給按照第二保持節點的電壓電平的工作電流的第一電流供給部分，以及設于所述第一電壓和所述第二電壓之間的、對所述第二保持節點供給按照所述第一保持節點的電壓電平的工作電流的第二電流供給部分；各所述程序部分含有，基于按照所述程序數據的所述數據寫入電流而有相互不同的電阻值的第一和第二存儲元件；所述數據讀出時，在所述選擇程序部分中，各自與第三電壓電連接的所述第一和第二存儲元件分別與所述第一和第二保持節點電連接。
7.如權利要求6所述的非易失存儲裝置，其特征在于所述閂鎖電路中還有，在數據讀出前用以電連接所述第一和第二保持節點的控制電路。
8.如權利要求6所述的非易失存儲裝置，其特征在于所述各程序部分中還有，對應于所述第一和第二存儲元件中的一方串聯連接的、具有固定電阻值的電阻元件；在初始狀態下，所述第一和第二存儲元件各自具有相同的電阻值。
9.一種非易失存儲裝置，其中設有設定多個電路塊之間的信號傳送通路的多個開關部分，以及分別對應于所述多個開關部分設置的、各自控制對應的開關部分的多個開關控制部分；所述多個開關控制部分各自含有，接受按照所述信號傳送通路設定用程序數據的數據寫入電流的供給、并進行非易失數據存儲的多個程序部分，以及數據讀出時，用以保持由被選中的、所述多個程序部分中的選擇程序部分生成的數據信號的閂鎖電路。
10.如權利要求9所述的非易失存儲裝置，其特征在于所述多個開關控制部分各自響應由外部輸入的公用指令，選擇所述多個程序部分中的一個。
全文摘要
變更現場可編程門陣列(EPGA)功能的開關部分中，設有用于連接控制的數據閂鎖電路。數據閂鎖電路中有預先存放了程序數據的程序部分(MU1～MU4)和閂鎖部件(100)。在變更功能時，通過有選擇地輸入控制信號(SEL1～SEL4)將閂鎖部件(100)和程序部分(MU)電連接，存放在程序部分(MU)中的數據信號從數據閂鎖電路輸出。因此，就能夠不進行程序數據改寫而容易地變更EPGA的功能。
文檔編號G11C11/16GK1512513SQ0315488
公開日2004年7月14日 申請日期2003年8月19日 優先權日2002年12月26日
發明者大石司 申請人:株式會社瑞薩科技