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一種高速多模式模加運算的電路的制作方法

文(wen)檔序號(hao):10856182閱讀:437來源(yuan):國(guo)知局
一種高速多模式模加運算的電路的制作方法
【專利摘要】本實用新型提供了一種高速多模式模加運算的電路,包括一個32位的加法器電路,所述加法器電路包含4個輸入端及一個輸出端,所述4個輸入端分別為加數y的輸入端、被加數x的輸入端、掩碼mask輸入端以及模式控制端,輸出端用于輸出加法結果s, 。mask用于將加數y、被加數x每16比特或者8比特的最高位屏蔽以及產生最高位不帶進位的加法結果。本實用新型在普通32位加法器的基礎上同時支持1路32位加法運算、2路16位加法運算和4路8位加法運算。本實用新型為高速密碼實現提供強力支撐。
【專利說明】
一種高速多模式模加運算的電路
技術領域
[0001] 本實用新型對稱密碼算法領域,尤其涉及一種高速多模式模加運算的電路。
【背景技術】
[0002] 模加運算是對稱密碼算法中最常見的運算之一,常見的有8/16/32比特數據的模 加,高效快速實現各種粒度的模加運算可為高速密碼實現提供強力支撐。

【發明內容】

[0003] 為解決上述問題,本實用新型提供了一種高速多模式模加運算的電路,其特征在 于,包括一個32位的加法器電路,所述加法器電路包含4個輸入端及一個輸出端,所述4個輸 入端分別為加數y的輸入端、被加數X的輸入端、掩碼mask輸入端以及模式控制端,輸出端用 于輸出加法結果s
[0004] mask用于將加數y、被加數X每16比特或者8比特的最高位屏蔽。
[0005] 進一步的,當x、y為1路31比特數據時,mask為0x7fffffff。
[0006] 進一步的,當x、y為并行兩路16比特數據時,mask為0x7fff7fff。
[0007] 進一步的,當x、y為并行4路8比特數據時,mask為0x7f7f7f7f。
【附圖說明】
[0008] 圖1為本實用新型電路結構不意圖。
【具體實施方式】
[0009] 下面對本實用新型的結構進行說明。如圖1所示,
[0010] 包括32位的加法器電路,所述加法器電路的輸入端包括加數y的輸入端(如圖中加 數2)、被加數X的輸入端(如圖中加數1)、掩碼mask輸入端、模式控制端(如圖1中的模式選擇 控制),輸出端輸出加法結果s。
[0011] 本實用新型的設計構思為:在普通32位加法器的基礎上同時支持1路32位加法運 算、2路16位加法運算和4路8位加法運算,就必須在16位或者8位加法模式下設法阻止每16 比特或者8比特向更高位產生的進位。這可以用以下兩個步驟完成:
[0012] 第一步,將兩個操作數每16比特或者8比特的最高位屏蔽,然后相加(這樣就不會 產生跨越16比特或者8比特邊界的進位)。
[0013] 第二步,對兩個操作數的每16比特或者8比特最高位做1位元加法,并加上由次高 位帶入的進位,以便修正其值。
[0014] 假設x、y分別為兩個32比特操作數。
[0015] 根據以上兩個步驟,并行2路16比特加法可表示為:
[0016] s = (x&0x7fff7fff) + (y&0x7fff7fff)
[0017]
[0018] 并行4路8比特加法可表示為:
[0019] s = (x&0x7f7f7f7f) + (y&0x7f7f7f7f)
[0020]
[0021] 綜上,若要同時支持1路32位加法運算、2路16位加法運算和4路8位加法運算,可設 置一 32比特的掩碼mask,定義如下:
[0022]
[0023]統一的加法器定義為
[0024]
[0025]本實用新型的有益效果為:
[0026]本實用新型在普通32位加法器的基礎上,通過附加少量的與、異或邏輯,支持以下 功能:
[0027] 1)支持32比特數據的模加運算;
[0028] 2)支持兩個16比特數據的模加運算;
[0029] 3)支持四個8比特數據的模加運算。
[0030]本實用新型為高速密碼實現提供強力支撐。
【主權項】
1. 一種高速多模式模加運算的電路,其特征在于,包括一個32位的加法器電路,所述加 法器電路包含4個輸入端及一個輸出端,所述4個輸入端分別為加數y的輸入端、被加數X的 輸入端、掩碼mask輸入端W及模式控制端,輸出端用于輸出加法結果S,mask用于將加數y、被加數X每16比特或者8比特的最高位屏蔽W及產生最高位不帶進 位的加法結果。2. 如權利要求1所述的高速多模式模加運算的電路,其特征在于,當x、y為1路31比特數 據時,mask 為 。3. 如權利要求1所述的高速多模式模加運算的電路,其特征在于,當x、y為并行兩路16 比特數據時,mask為0x7fff7fff。4. 如權利要求1所述的高速多模式模加運算的電路,其特征在于,當x、y為并行4路8比 特數據時,mask 為 0x7f7f7f7f。
【文檔編號】G06F7/505GK205540690SQ201620064253
【公開日】2016年8月31日
【申請日】2016年1月22日
【發明人】李軍, 何衛國, 胡楊川
【申請人】成都三零嘉微電子有限公司
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