專利名稱：可程序延遲動態隨機存取內存的讀取時鐘的裝置及方法
技術領域：
本發明是有關于一種個人計算機中動態隨機存取內存資料讀取的控制，且特別是有關于一種可程序延遲動態隨機存取內存的讀取時鐘的裝置及方法。
個人計算機(PC)的主要內存，是PC里存放信息的所在，是可以被CPU所存取的，也就是內存可以儲存信息或從內存中讀取信息，程序和資料就是在此處執行和處理的。隨著半導體技術的精進，今日PC中具有數十至數百MB(兆字節)的內存是很平常的事，同時隨著CPU工作時鐘的不斷提升，內存的工作時鐘也已達到100MHz或以上。
隨著內存的工作時鐘的提升，即內存的工作周期越來越短，因此從PC主機板中的北橋接器(North Bridge，NB)所送出的工作時鐘，經過印刷電路板(PCB)傳輸路徑的延遲后，在到達內存模塊(MemoryModule)時，在延遲后的工作時鐘的上升緣(Rising edge)去感測(Sense)北橋接器所送的命令字組(Command Word)時，因設定時間(Setup time)不夠，將無法正確讀出命令字組，導致PC無法正常工作。


圖1是一種公知個人計算機中北橋接器與動態隨機內存模塊的連接示意圖。請參照圖1，北橋接器10包括一鎖相回路11，其兩個輸入端分別為相位、頻率皆相同的命令輸出時鐘信號(DCLK)及回授輸入時鐘信號(DCLKIN)，其輸出為一頻率相同但相位略快于命令輸出時鐘信號(DCLK)的總線輸出時鐘信號(DCLKO)，此總線輸出時鐘信號經由一段傳輸路徑到達動態隨機內存模塊20，并于此段傳輸路徑的大約中間之處拉出一稱為回授輸入時鐘信號(DCLKIN)回授至鎖相回路11，因為傳輸延遲大約相等，使得鎖相回路11的輸入端所測得回授輸入時鐘信號(DCLKIN)的頻率與相位大約等于動態隨機內存模塊20端所測得內存模塊輸入時鐘信號(CLK_DM)的頻率與相位。
圖2a是一種公知個人計算機中北橋接器存取動態隨機內存模塊時北橋接器測的信號時序圖。請參照圖2a，其中命令輸出時鐘信號(DCLK)，為北橋接器內部所產生的時鐘信號，在時間T1時北橋接器送出一命令字組(CMD)至動態隨機內存模塊20，請配合參照圖2b，經過一段傳輸延遲后，在動態隨機內存模塊20端所收到的內存模塊輸入時鐘信號(CLK_DM)相位略為延遲，因此在內存模塊輸入時鐘信號(CLK_DM)T2的上升緣要感測命令字組(CMD_DM)時，將有設定時間不足的問題，使得后續的T3動態隨機內存模塊20無法送出正確數據，而經過一段傳輸延遲后在T4的上升緣時北橋接器的設定時間也不足，因而使得北橋接器的讀取動態隨機內存模塊20動作無法順利完成，此情形在內存高速操作或內存模塊負載很重時將特別嚴重。
因此本發明公開了一種可程序延遲動態隨機存取內存的讀取時鐘的裝置。其可通過基本輸出入系統(BIOS)或外部電子開關或其它邏輯電路等方法，選擇延遲或不延遲動態隨機存取內存的讀取時鐘及北橋接器的內部時鐘，使動態隨機存取內存模塊端能在工作時鐘的上升緣有足夠的設定時間，以正確讀出命令字組，使北橋接器能夠正確收到動態隨機存取內存模塊所送來的數據再轉送至CPU或加速圖形接口(AGP)。
因此本發明公開了一種可程序延遲動態隨機存取內存的讀取時鐘的裝置。其可通過基本輸出入系統(BIOS)或外部電子開關或其它邏輯電路等方法，選擇延遲或不延遲動態隨機存取內存的讀取時鐘，使動態隨機存取內存模塊端能在工作時鐘的上升緣有足夠的設定時間，以正確讀出命令字組，使PC能夠正常工作。
本發明公開了一種可程序延遲動態隨機存取內存讀取時鐘的方法。其可通過基本輸出入系統(BIOS)或外部電子開關或其它邏輯電路等方法，選擇延遲或不延遲動態隨機存取內存的讀取時鐘及北橋接器的內部時鐘，使動態隨機存取內存模塊端能在工作時鐘的上升緣有足夠的設定時間，以正確讀出命令字組，使北橋接器能夠正確收到動態隨機存取內存模塊所送來的數據再轉送至CPU或加速圖形接口(AGP)。
本發明所公開的一種可程序延遲動態隨機存取內存的讀取時鐘的裝置。其簡述如下本發明所公開的可程序延遲動態隨機存取內存的讀取時鐘的裝置，是用于一芯片組中，該裝置包括第一延遲裝置，用以將第一內部時鐘信號選擇適當延遲后輸出；第二多任務器，用以選擇第二內部時鐘信號的來源；第三多任務器，用以將第二多任務器所選擇的第二內部時鐘信號選擇適當延遲后輸出；第四多任務器，用以將第一輸入時鐘信號選擇適當延遲后輸出；以及鎖相回路，其輸入端耦接至選擇適當延遲后的該第一內部時鐘信號及該第一輸入時鐘信號，根據第一內部時鐘信號或延遲后的第一內部時鐘信號及第一輸入時鐘信號或延遲后的第一輸入時鐘信號以產生第一輸出時鐘信號。其可通過基本輸出入系統(BIOS)或外部電子開關或其它邏輯電路等方法，選擇位于北橋接器內的復數個多任務器的復數個選擇信號，以延遲或不延遲動態隨機存取內存的讀取時鐘及北橋接器的內部時鐘，使動態隨機存取內存模塊端能在工作時鐘的上升緣有足夠的設定時間，以正確讀出命令字組，使北橋接器能夠正確收到動態隨機存取內存模塊所送來的數據再轉送至CPU或加速圖形接口(AGP)。
本發明所公開的一種可程序延遲動態隨機存取內存的讀取時鐘的裝置。其簡述如下本發明所公開的可程序延遲動態隨機存取內存的讀取時鐘的裝置，是用于一芯片組中，該裝置包括第一延遲電路，其輸入端耦接至命令輸出時鐘信號，用以將命令輸出時鐘信號選擇適當延遲后輸出；第一多任務器，其輸入端耦接至命令輸出時鐘信號及回授輸入時鐘信號，用以從命令輸出時鐘信號及回授輸入時鐘信號中二者擇一；第二延遲電路，其輸入端耦接至第一多任務器的輸出，用以將命令輸出時鐘信號及回授輸入時鐘信號中二者擇一后選擇適當延遲后輸出；第三延遲電路，其輸入端耦接至回授輸入時鐘信號，用以將回授輸入時鐘信號選擇適當延遲后輸出；以及鎖相回路，其輸入端耦接至選擇適當延遲后的命令輸出時鐘信號及回授輸入時鐘信號，用以產生總線輸出時鐘信號。其可通過基本輸出入系統(BIOS)或外部電子開關或其它邏輯電路等方法，選擇位于北橋接器內的復數個延遲電路的復數個選擇信號，以選擇適當延遲的動態隨機存取內存讀取時鐘，使動態隨機存取內存模塊端能在工作時鐘的上升緣有足夠的設定時間，以正確讀出命令字組，使北橋接器能夠正確收到動態隨機存取內存模塊所送來的數據再轉送至CPU或加速圖形接口(AGP)。
本發明所公開的一種可程序延遲動態隨機存取內存的讀取時鐘的方法。其簡述如下本發明所公開的可程序延遲動態隨機存取內存的讀取時鐘的方法，是用于一芯片組中，此芯片組內部包括命令輸出時鐘信號、讀取參考時鐘信號、回授輸入時鐘信號及總線輸出時鐘信號，此總線輸出時鐘信號耦接至動態隨機存取內存模塊。此方法包括下列步驟選擇適當延遲的命令輸出時鐘信號；選擇適當延遲的讀取參考時鐘信號；選擇適當延遲后的回授輸入時鐘信號；以及將適當延遲后的命令輸出時鐘信號及回授輸入時鐘信號輸入至鎖相回路裝置，用以產生適當延遲的總線輸出時鐘信號；使讀取參考時鐘信號及總線輸出時鐘信號得到適當延遲進而使內存模塊得到足夠的設定時間。前述的選擇適當延遲的讀取參考時鐘信號、選擇適當延遲后的回授輸入時鐘信號以及將適當延遲后的命令輸出時鐘信號等步驟還包括可由基本輸出入系統設定復數個選擇信號，以得到適當延遲的各種時鐘信號。
為讓本發明的上述目的、特征和優點能更明顯易懂，下文特舉實施例并配合附圖詳細說明如下附圖簡單說明圖1是一種公知個人計算機中北橋接器與動態隨機內存模塊的連接示意圖；圖2a是一種公知個人計算機中北橋接器存取動態隨機內存模塊時北橋接器的信號時序圖；圖2b是一種公知個人計算機中北橋接器存取動態隨機內存模塊時動態隨機內存模塊的信號時序圖；圖3是一種依據本發明實施例的一種可程序延遲動態隨機存取內存的讀取時鐘的裝置中北橋接器與動態隨機內存模塊的連接示意圖；圖4a是依據本發明實施例的一種可程序延遲動態隨機存取內存的讀取時鐘的裝置在北橋接器存取動態隨機內存模塊時北橋接器測的信號時序圖；以及圖4b是依據本發明實施例的一種可程序延遲動態隨機存取內存的讀取時鐘的裝置在北橋接器存取動態隨機內存模塊時動態隨機內存模塊測的信號時序圖。
附圖標記說明
10北橋接器(NB)11鎖相回路(PLL)12第一延遲電路121多任務器13第一多任務器14第二延遲電路141多任務器15第三延遲電路151多任務器16單位延遲電路20動態隨機內存模塊(DM)
請參照圖3，是一種依據本發明實施例的一種可程序延遲動態隨機存取內存的讀取時鐘的裝置中北橋接器與動態隨機內存模塊的連接示意圖。請參照圖3，本發明的一種可程序延遲動態隨機存取內存的讀取時鐘的裝置，其包括鎖相回路11、第一延遲電路12、第一多任務器13、第二延遲電路14及第三延遲電路15。其中鎖相回路11的兩個輸入端分別耦接至第一延遲電路12及第三延遲電路15的輸出端。其中的第一延遲電路12，包含多任務器121及復數個單位延遲電路16，其多任務器121的第一輸入端耦接至命令輸出時鐘信號(DCLK)，第二輸入端經由一單位延遲電路16耦接至第一輸入端，第三輸入端經由一單位延遲電路16耦接至第二輸入端，第四輸入端經由一單位延遲電路16耦接至第三輸入端，其復數個選擇信號S0、S1，用以選擇沒有延遲、一單位延遲、兩單位延遲或三單位延遲的命令輸出時鐘信號至鎖相回路11。
請參照圖3，其中的第一多任務器13，其第一輸入端耦接至命令輸出時鐘信號(DCLK)，第二輸入端耦接至回授輸入時鐘信號(DCLKIN)，使第二多任務器13可以根據選擇信號RSEL選擇命令輸出時鐘信號(DCLK)或回授輸入時鐘信號(DCLKIN)輸出至第二延遲電路14的輸入端，以選擇適當延遲的讀取參考時鐘信號(RCLK)。
其中的第二延遲電路14包含多任務器141及復數個單位延遲電路16，其多任務器141的第一輸入端耦接至第一多任務器13的輸出端，第二輸入端經由一單位延遲電路16耦接至第一輸入端，第三輸入端經由一單位延遲電路16耦接至第二輸入端，第四輸入端經由一單位延遲電路16耦接至第三輸入端，其復數個選擇信號S2、S3，用以選擇沒有延遲、一單位延遲、兩單位延遲或三單位延遲的讀取參考時鐘信號(RCLK)。
其中的第三延遲電路15包含多任務器151及復數個單位延遲電路16，其多任務器151的第一輸入端耦接至回授輸入時鐘信號(DCLKIN)，第二輸入端經由一單位延遲電路16耦接至第一輸入端，第三輸入端經由一單位延遲電路16耦接至第二輸入端，第四輸入端經由一單位延遲電路16耦接至第三輸入端，其復數個選擇信號S4、S5，用以選擇沒有延遲、一單位延遲、兩單位延遲或三單位延遲的回授輸入時鐘信號(DCLKIN)輸入至鎖相回路11。
請參照圖4a，是依據本發明實施例的一種可程序延遲動態隨機存取內存的讀取時鐘的裝置在北橋接器存取動態隨機內存模塊時北橋接器測的信號時序圖。請參照圖4a，本發明的一種可程序延遲動態隨機存取內存的讀取時鐘的裝置在北橋接器10的命令輸出時鐘信號(DCLK)的T1時送出讀取內存模塊20資料的命令字組(CMD)至動態隨機內存模塊20，請配合參照圖4b，經過一段傳輸延遲后，在動態隨機內存模塊20所收到的內存模塊輸入時鐘信號(CLK_DM)的相位略為延遲，本發明可由第一延遲電路12的復數個選擇信號S0、S1選擇讓命令輸出時鐘信號產生適當延遲或第三延遲電路15的復數個選擇信號S4、S5選擇讓回授輸入時鐘信號產生適當延遲，因此鎖相回路11輸出的總線輸出時鐘信號(DCLKO)也產生適當延遲，因此在內存模塊輸入時鐘信號(CLK_DM)T2的上升緣欲感測命令字組(CMD_DM)時，將有足夠的設定時間，使得動態隨機內存模塊20可以正確譯碼命令字組(CMD_DM)，并于后續的T3送出資料至北橋接器10，請參照圖4a，再由第二延遲電路14的復數個選擇信號S2、S3選擇讓讀取參考時鐘信號(RCLK)產生適當延遲，使得在RCLK的T4時北橋接器有足夠的設定時間以讀取動態隨機內存模塊20送出的資料，并于RCLK的T5時將數據送至CPU或加速圖形接口(AGP)。
因此本發明公開了一種可程序延遲動態隨機存取內存的讀取時鐘的裝置。其可通過基本輸出入系統(BIOS)或外部電子開關或其它邏輯電路等方法，選擇延遲或不延遲動態隨機存取內存的讀取時鐘及北橋接器的內部時鐘，使動態隨機存取內存模塊端能在工作時鐘的上升緣有足夠的設定時間，以正確讀出命令字組，使北橋接器能夠正確收到動態隨機存取內存模塊所送來的數據再轉送至CPU或加速圖形接口(AGP)。
此外，本發明所公開的一種可程序延遲動態隨機存取內存的讀取時鐘的方法。其簡述如下本發明所提供的可程序延遲動態隨機存取內存的讀取時鐘的方法，是用于一芯片組中，此芯片組內部包括命令輸出時鐘信號、讀取參考時鐘信號、回授輸入時鐘信號及總線輸出時鐘信號，此總線輸出時鐘信號耦接至動態隨機存取內存模塊。此方法包括下列步驟選擇適當延遲的命令輸出時鐘信號；選擇適當延遲的讀取參考時鐘信號；選擇適當延遲后的回授輸入時鐘信號；以及將適當延遲后的命令輸出時鐘信號及回授輸入時鐘信號輸入至鎖相回路裝置，用以產生適當延遲的總線輸出時鐘信號；使讀取參考時鐘信號及總線輸出時鐘信號得到適當延遲進而使內存模塊得到足夠的設定時間。前述的選擇適當延遲的讀取參考時鐘信號、選擇適當延遲后的回授輸入時鐘信號以及將適當延遲后的命令輸出時鐘信號等步驟還包括可由基本輸出入系統設定復數個選擇信號，以得到適當延遲的各種時鐘信號。
綜上所述，本發明的一種可程序延遲動態隨機存取內存的讀取時鐘的裝置與方法與公知技術相比較之下至少具有下列的優點與功效依據本發明的一種可程序延遲動態隨機存取內存的讀取時鐘的裝置及方法，可通過基本輸出入系統(BIOS)或外部電子開關或其它邏輯電路等方法，選擇延遲或不延遲動態隨機存取內存的讀取時鐘及北橋接器的內部時鐘，使動態隨機存取內存模塊端能在工作時鐘的上升緣有足夠的設定時間，以正確讀出命令字組，使北橋接器能夠正確收到動態隨機存取內存模塊所送來的數據再轉送至CPU或加速圖形接口(AGP)。使內存在高速操作或內存模塊負載很重時仍然能夠正常工作。
綜上所述，雖然本發明已以較佳實施例說明如上，然其并非用以限定本發明，任何熟悉此技術的人，在不脫離本發明的精神和范圍內，當可作各種的更動與潤飾，因此本發明的保護范圍以權利要求書為準。
權利要求
1.一種可程序延遲動態隨機存取內存的讀取時鐘的裝置，其特征為包括一第一延遲電路，其輸入端耦接至一命令輸出時鐘信號，用以將該命令輸出時鐘信號選擇適當延遲后輸出；一第二延遲電路，其輸入端耦接至一時鐘信號，用以將該時鐘信號選擇適當延遲后輸出以產生一讀取參考時鐘信號；以及一鎖相回路，其輸入端耦接至選擇適當延遲后的該命令輸出時鐘信號及一回授輸入時鐘信號，用以產生該總線輸出時鐘信號。
2.如權利要求1所述的可程序延遲動態隨機存取內存的讀取時鐘的裝置，其特征為該第一延遲電路包括復數個單位延遲電路，其中該些單位延遲電路的一輸入耦接至該命令輸出時鐘信號，其它單位延遲電路的輸入依序耦接至其它單位延遲電路的輸出；以及一多任務器，其復數個輸入端耦接至該命令輸出時鐘信號及該些單位延遲電路的輸出，用以選擇適當延遲的該命令輸出時鐘信號。
3.如權利要求1所述的可程序延遲動態隨機存取內存的讀取時鐘的裝置，其特征為該第二延遲電路包括復數個單位延遲電路，其中該些單位延遲電路的一輸入耦接至該時鐘信號，其它單位延遲電路的輸入依序耦接至其它單位延遲電路的輸出；以及一多任務器，其復數個輸入端分別耦接至該時鐘信號及該些單位延遲電路的輸出，用以選擇適當延遲的該讀取參考時鐘信號。
4.如權利要求1所述的可程序延遲動態隨機存取內存的讀取時鐘的裝置，其特征為該第一延遲電路及該第二延遲電路的適當延遲是由一基本輸出入系統設定。
5.一種可程序延遲動態隨機存取內存的讀取時鐘的裝置，其特征為包括一第一延遲電路，其輸入端耦接至一命令輸出時鐘信號，用以將該命令輸出時鐘信號選擇適當延遲后輸出；一第二延遲電路，其輸入端耦接至一時鐘信號，用以將該時鐘信號選擇適當延遲后輸出，以產生一讀取參考時鐘信號；一第三延遲電路，其輸入端耦接至一回授輸入時鐘信號，用以將該回授輸入時鐘信號選擇適當延遲后輸出；以及一鎖相回路，其輸入端耦接至選擇適當延遲后的該命令輸出時鐘信號及選擇適當延遲后的該回授輸入時鐘信號，用以產生該總線輸出時鐘信號。
6.如權利要求5所述的可程序延遲動態隨機存取內存的讀取時鐘的裝置，其特征為該第一延遲電路包括復數個單位延遲電路，其中該些單位延遲電路的一輸入耦接至該命令輸出時鐘信號，其它單位延遲電路的輸入依序耦接至其它單位延遲電路的輸出；以及一多任務器，其復數個輸入端耦接至該命令輸出時鐘信號及該些單位延遲電路的輸出，用以選擇適當延遲的該命令輸出時鐘信號。
7.如權利要求5所述的可程序延遲動態隨機存取內存的讀取時鐘的裝置，其特征為該第二延遲電路包括復數個單位延遲電路，其中該些單位延遲電路的一耦接至該時鐘信號，其它單位延遲電路的輸入依序耦接至其它單位延遲電路的輸出；以及一多任務器，其復數個輸入端分別耦接至該時鐘信號及該些單位延遲電路的輸出，用以選擇適當延遲的該讀取參考時鐘信號。
8.如權利要求5所述的可程序延遲動態隨機存取內存的讀取時鐘的裝置，其特征為該第三延遲電路包括復數個單位延遲電路，其中該些單位延遲電路的一耦接至該回授輸入時鐘信號，其它單位延遲電路的輸入依序耦接至其它單位延遲電路的輸出；以及一多任務器，其復數個輸入端分別耦接至該回授輸入時鐘信號及該些單位延遲電路的輸出，用以選擇適當延遲的該回授輸入時鐘信號。
9.如權利要求5所述的可程序延遲動態隨機存取內存的讀取時鐘的裝置，其特征為該第一延遲電路、該第二延遲電路及該第三延遲電路的適當延遲是由一基本輸出入系統設定。
10.一種可程序延遲動態隨機存取內存的讀取時鐘的方法，是用于一芯片組中，其特征為該芯片組內部包括一命令輸出時鐘信號、一讀取參考時鐘信號、一回授輸入時鐘信號及一總線輸出時鐘信號，該總線輸出時鐘信號耦接至該動態隨機存取內存模塊，該方法包括下列步驟選擇適當延遲的該命令輸出時鐘信號；選擇適當延遲的該讀取參考時鐘信號；選擇適當延遲后的該回授輸入時鐘信號；以及將適當延遲后的該命令輸出時鐘信號及該回授輸入時鐘信號輸入至一鎖相回路裝置，用以產生適當延遲的該總線輸出時鐘信號；使該讀取參考時鐘信號及該總線輸出時鐘信號得到適當延遲進而使該內存模塊得到足夠的設定時間。
11.如權利要求10所述的可程序延遲動態隨機存取內存的讀取時鐘的方法，其特征為該選擇適當延遲的該讀取參考時鐘信號、該回授輸入時鐘信號及該命令輸出時鐘信號的步驟還包括由一基本輸出入系統選擇該些信號的適當延遲。
全文摘要
本發明是一種可程序延遲動態隨機存取內存的讀取時鐘的裝置及方法。通過基本輸出入系統或外部電子開關或其它邏輯電路等方法,選擇延遲或不延遲動態隨機存取內存的讀取時鐘及北橋接器的內部時鐘,使動態隨機存取內存模塊端能在工作時鐘上升緣有足夠的設定時間,以正確讀出命令字組,使北橋接器能夠正確收到動態隨機存取內存模塊所送來的數據再轉送至CPU或加速圖形接口,使內存在高速操作或內存模塊負載很重時依然能夠正常工作。
文檔編號G06F13/14GK1365050SQ0112941
公開日2002年8月21日 申請日期2001年6月18日 優先權日2001年6月18日
發明者陳佳欣, 賴瑾 申請人:威盛電子股份有限公司