一種基于cmos工藝的斬波帶隙基準電路及參考電壓芯片的制作方法
【專利摘要】本發明適用于集成電路領域，提供了一種基于CMOS工藝的斬波帶隙基準電路及參考電壓芯片，包括：具有多個斬波調制開關的調制單元，通過斬波調制開關控制生成兼具正、負溫度系數的基準電壓，該基準電壓存在相對的正、負電壓偏差；斬波運放單元，對基準電壓進行斬波，并反饋給調制單元將其調制到高頻，同時生成失調電壓和噪聲；解調單元，將高頻基準電壓解調到基頻，并將失調電壓和噪聲調制到高頻；濾波單元，濾除高頻失調電壓和噪聲，并對具有正、負電壓偏差的基準電壓求和取平均。本發明通過斬波結構的帶隙基準電路提高了基準電壓的精度，還利用斬波調制開關和濾波單元克服了工藝缺陷對基準電壓的影響，提高了基準電壓的一致性以及溫度特性。
【專利說明】—種基于CMOS工藝的斬波帶隙基準電路及參考電壓芯片
【技術領域】
[0001]本發明屬于集成電路領域，尤其涉及一種基于CMOS工藝的斬波帶隙基準電路及參考電壓芯片。
【背景技術】
[0002]目前，由于集成電路產業的迅猛發展，極大地推動了便攜式電子產品的開發。而作為一些基本的應用電路，例如數模\模數轉換器、鎖相環以及濾波器等，均需要高性能的帶隙基準電路，為其提供高精度、一致性好、低溫度系數的基準電壓。
[0003]由于CMOS制造工藝的缺陷，造成運放存在一定的失調電壓，則導致運放輸入為零時其輸出電壓并不為零，基準電壓精度低，因此，為了消除運放失調以及噪聲的影響，現有通常采用帶有斬波結構的帶隙基準電路，如圖I所示，其中，調制單元11的第一輸入端同時與電阻R2的一端和三極管Ql的發射極連接，三極管Ql的集電極接地，調制單元11的第二輸入端同時與電阻R3的一端和電阻Rl的一端連接，電阻Rl的另一端與三極管Q2的發射極連接，三極管Q2的集電極接地，三極管Q2的基極與三極管Ql的基極同時接地，調制單元11的第一輸出端和第二輸出端分別與運算放大器(AMP) 12的正、負輸入端連接，運算放大器12的兩輸出端分別與解調單元13的兩輸入端連接，電阻R2的另一端和電阻R3的另一端同時與解調單元13的輸出端連接，濾波單元14的輸入端也與解調單元13的輸出端連接。利用斬波運放的穩定原理，在運算放大器12的兩輸入端調制單元11將輸入信號調制到高頻，而沒有對運放失調電壓和噪聲信號進行調制，在運算放大器12的兩輸出端，解調單元13將輸出信號解調到基頻，同時將運放失調電壓和噪聲信號調制到高頻，并通過低通的濾波單元14將高頻運放失調電壓和噪聲信號濾除，進而消除運放失調和噪聲，輸出基準電壓VBe。
[0004]但是，該結構僅僅是基于三極管Q1、三極管Q2，電阻R2、電阻R3完全匹配及無工藝擴散的情況下的一種理想設計，在實際的芯片制造過程中，存在三極管、電阻失配以及工藝擴散的影響，例如三極管發射區面積的失配、三極管反向飽和電流的失配、電阻阻值失配、電阻的溫度系數等的影響，因此，該結構實際輸出的基準電壓存在很大的差異性，并且溫度特性也較差，在高性能的應用當中，為了校正基準電壓和溫度特性，需要增加電修調、激光修調、數字修調等修調電路對基準電壓進行修調，大大增加了芯片成本。

【發明內容】

[0005]本發明實施例的目的在于提供一種基于CMOS工藝的斬波帶隙基準電路，旨在解決目前針對CMOS工藝下，斬波帶隙基準電路由于工藝缺陷導致的基準電壓差異性大、溫度特性差，并需要增加修調電路對基準電壓進行修調導致成本高的問題。
[0006]本發明實施例是這樣實現的，一種基于CMOS工藝的斬波帶隙基準電路，其輸入端與時鐘單元連接，所述電路包括：
[0007]調制單元，所述調制單元具有多個斬波調制開關，用于根據所述時鐘單元輸出的調制/解調時鐘信號控制所述斬波調制開關通斷，以改變所述調制單元的結構，從而生成兼具正、負溫度系數的基準電壓，所述基準電壓根據所述調制/解調時鐘信號的電平高低，存在相對的正、負電壓偏差，所述調制單元的時鐘輸入端為所述電路的輸入端；
[0008]斬波運放單元，用于對所述基準電壓進行斬波，并反饋給所述調制單元將所述基準電壓調制到高頻，同時生成運放失調電壓和噪聲信號，所述運放失調電壓和所述噪聲信號不被調制，所述斬波運放單元的第一輸入端和第二輸入端分別與所述調制單元的第一運放輸出端和第二運放輸出端連接，所述斬波運放單元的輸出端與所述調制單元的反饋端連接；
[0009]解調單元，用于根據所述時鐘單元輸出的調制/解調時鐘信號將高頻基準電壓解調到基頻，并將所述運放失調電壓和所述噪聲信號調制到高頻，所述解調單元的第一信號輸入端和第二信號輸入端分別與所述斬波運放單元的第一信號輸出端和第二信號輸出端連接，所述解調單元的時鐘輸入端同時為所述電路的輸入端；
[0010]濾波單元，用于濾除高頻運放失調電壓和高頻噪聲信號，并對分別具有正、負電壓偏差的基準電壓求和取平均，以輸出基準信號，所述濾波單元的輸入端與所述解調單元的輸出端連接，所述濾波單元的輸出端為所述電路的輸出端。
[0011]本發明實施例的另一目的在于提供一種采用上述基于CMOS工藝的斬波帶隙基準電路的參考電壓芯片。
[0012]本發明實施例通過調制單元、斬波運放單元、解調單元和濾波單元構成一斬波結構的帶隙基準電路，有效解決帶隙基準由于運放的失調電壓和噪聲引起的輸出電壓精度低的現象，提高了基準電壓的精度，還利用斬波調制開關控制輸出具有正、負電壓偏差的基準電壓，并通過濾波單元進行平均，進而有效解決由于CMOS工藝失配、工藝離散性引起的輸出電壓精度低的問題，進一步提高了基準電壓的精度、一致性以及溫度特性。
【專利附圖】

【附圖說明】
[0013]圖I為現有斬波帶隙基準電路的結構圖；
[0014]圖2為本發明實施例提供的基于CMOS工藝的斬波帶隙基準電路的結構圖；
[0015]圖3為本發明實施例提供的基于CMOS工藝的斬波帶隙基準電路的優選示例電路圖；
[0016]圖4為本發明實施例提供的基于CMOS工藝的斬波帶隙基準電路中斬波開關的時序圖；
[0017]圖5為本發明實施例提供的基于CMOS工藝的斬波帶隙基準電路的等效電路圖。【具體實施方式】
[0018]為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，并不用于限定本發明。
[0019]本發明實施例通過調制單元、斬波運放單元、解調單元和濾波單元構成一斬波結構的帶隙基準電路，有效解決帶隙基準由于運放的失調電壓和噪聲引起的輸出電壓精度低的現象，還利用斬波調制開關控制輸出具有正、負電壓偏差的基準電壓，并通過濾波單元進行平均，進而有效解決由于CMOS工藝失配、工藝離散性引起的輸出電壓精度低的問題。
[0020]以下結合具體實施例對本發明的實現進行詳細描述：
[0021]圖2示出了本發明實施例提供的基于CMOS工藝的斬波帶隙基準電路的結構，為了便于說明，僅示出了與本發明相關的部分。
[0022]作為本發明一實施例，該基于CMOS工藝的斬波帶隙基準電路2可以應用于各種高精度的參考電壓芯片中，其輸入端與時鐘單元20連接，用于接收調制/解調時鐘信號，其輸出端為參考電壓芯片內部各功能模塊提供穩定的基準電壓VKEF。
[0023]該基于CMOS工藝的斬波帶隙基準電路2包括：
[0024]調制單元21，該調制單元21具有多個斬波調制開關，用于根據時鐘單元20輸出的調制/解調時鐘信號CL控制斬波調制開關通斷，以改變調制單元21的結構，從而生成兼具正、負溫度系數的基準電壓，該基準電壓根據調制/解調時鐘信號的電平高低，存在相對的正、負電壓偏差，調制單元21的時鐘輸入端為基于CMOS工藝的斬波帶隙基準電路2的輸入端;
[0025]斬波運放單元22，用于對上述基準電壓進行斬波，并反饋給調制單元21將該基準電壓調制到高頻，同時生成運放失調電壓和噪聲信號，該運放失調電壓和噪聲信號不被調制，斬波運放單元22的第一輸入端和第二輸入端分別與調制單元21的第一運放輸出端和第二運放輸出端連接，斬波運放單元22的輸出端與調制單元21的反饋端連接；
[0026]解調單元23，用于根據時鐘單元20輸出的調制/解調時鐘信號CL將上述高頻基準電壓解調到基頻，并將上述運放失調電壓和噪聲信號調制到高頻，解調單元23的第一信號輸入端和第二信號輸入端分別與斬波運放單元22的第一信號輸出端和第二信號輸出端連接，解調單元23的時鐘輸入端同時為基于CMOS工藝的斬波帶隙基準電路2的輸入端；
[0027]濾波單元24，用于濾除上述高頻運放失調電壓和高頻噪聲信號，并對分別具有正、負電壓偏差的基準電壓求和取平均，以輸出高精度、溫度特性好的基準信號Vkef，濾波單元24的輸入端與解調單元23的輸出端連接，濾波單元24的輸出端為基于CMOS工藝的斬波帶隙基準電路2的輸出端。
[0028]在本發明實施例中，調制單元21、斬波運放單元22、解調單元23和濾波單元24構成一斬波結構的帶隙基準電路，利用斬波運放的穩定原理，在斬波運放單元22的輸入端對輸入信號進行調制，而沒有對運放失調電壓和噪聲信號進行調制，在調制單元21的輸出端，對輸出信號進行解調同時對運放失調電壓和噪聲信號進行調制。解調后，運放失調電壓和噪聲信號被調制到高頻，可通過濾波單元進行濾除，以消除運放失調電壓和噪聲信號。
[0029]并且，通過調制/解調時鐘信號CL的高低電平控制多個斬波調制開關選擇性通斷，使調制單元21以不同結構進行調制，輸出同時具有正、負溫度系數的基準電壓，由于該基準電壓同時具有正溫度系數和負溫度系數，因此達到了溫度補償的目的，其溫度特性好。同時，由于CMOS工藝的局限性會導致基準電壓存在偏差，本發明實施例在調制/解調時鐘信號CL為高電平時基準電壓存在正電壓偏差，在調制/解調時鐘信號CL為低電平時基準電壓存在負電壓偏差，通過濾波單元24對具有這兩種電壓偏差的基準電壓求和再取平均，即可減弱工藝失配和工藝離散性對帶隙基準電壓的影響。
[0030]本發明實施例通過調制單元、斬波運放單元、解調單元和濾波單元構成一斬波結構的帶隙基準電路，有效解決帶隙基準由于運放的失調電壓和噪聲引起的輸出電壓精度低的現象，提高了基準電壓的精度，還利用斬波調制開關控制輸出具有正、負電壓偏差的基準電壓，并通過濾波單元進行平均，進而有效解決由于CMOS工藝失配、工藝離散性引起的輸出電壓精度低的問題，進一步提高了基準電壓的精度、一致性以及溫度特性。
[0031]圖3示出了本發明實施例提供的基于CMOS工藝的斬波帶隙基準電路的優選示例電路結構，為了便于說明，僅示出了與本發明相關的部分。
[0032]作為本發明一實施例，該斬波運放單元22為運算放大器AMP，該運算放大器AMP的正向輸入端為斬波運放單元22的第一輸入端，運算放大器AMP的反向輸入端為斬波運放單元22的第二輸入端，運算放大器AMP的輸出端為斬波運放單元22的輸出端。
[0033]該濾波單元24為二階RC低通濾波器。
[0034]作為本發明一優選實施例，該調制單元21可以包括：
[0035]第一電流鏡211、第二電流鏡212、第三電流鏡213、第四電流鏡214、第五電流鏡215、第六電流鏡216、第七電流鏡217、第八電流鏡218、第九開關管219、第十開關管210、第一開關SI、第一反向開關S1_N、第二開關S2、第二反向開關S2_N、第三開關S3、第三反向開關S3_N、電阻R1、電阻R2、電阻R3、電阻R4及電阻R5 ；
[0036]第一電流鏡211至第八電流鏡218的電流輸入端同時與電源電壓VDD連接，第一電流鏡211至第八電流鏡218的控制端同時為調制單元21的反饋端，第一電流鏡211的電流輸出端為調制單元21的第一信號輸出端與電阻R4的一端連接，電阻R4的另一端為調制單元21的第一運放輸出端與第九開關管219的電流輸入端連接，第九開關管219的電流輸出端接地，第九開關管219的控制端與電阻Rl的一端連接，電阻Rl的另一端同時與電阻R2的一端和第一開關SI的一導通端連接，第一開關SI的另一導通端接地，電阻R2的另一端同時與電阻R3的一端和第一反向開關S1_N的一導通端連接,第一反向開關S1_N的另一導通端接地，電阻R3的另一端與第十開關管210的控制端連接，第十開關管210的電流輸出端接地，第十開關管210的電流輸入端為調制單元21的第二運放輸出端與電阻R5的一端連接，電阻R5的另一端為調制單元21的第二信號輸出端與第八電流鏡218的電流輸出端連接，第三開關管213至第六開關管216的電流輸出端均同時與第二反向開關S2_N的一導通端和第二開關S2的一導通端連接，第二反向開關S2_N的另一導通端與第九開關管219的控制端連接，第二開關S2的另一導通端與第十開關管210的控制端連接，第二開關管212和第七開關管217的電流輸出端均同時與第三開關S3的一導通端和第三反向開關S3_N的一導通端連接，第三開關S3的另一導通端同時為調制單元21的第一運放輸出端，第三反向開關S3_N的另一導通端同時為調制單元21的第二運放輸出端，第一開關SI至第三開關S3的控制端為調制單元21的時鐘輸入端，第一反向開關S1_N至第三反向開關S3_N的控制端同時為調制單元21的時鐘輸入端。
[0037]作為本發明一實施例，第一電流鏡211至第八電流鏡218可以采用P型MOS管Pl至P8 ；
[0038]P型MOS管Pl至P8的源極分別為第一電流鏡211至第八電流鏡218的電流輸入端，P型MOS管Pl至P8的漏極分別為第一電流鏡211至第八電流鏡218的電流輸出端，P型MOS管Pl至P8的柵極分別為第一電流鏡211至第八電流鏡218的控制端。
[0039]第九開關管219和第十開關管210可以采用PNP型三極管Ql和Q2 ；
[0040]PNP型三極管Ql和Q2的發射電極分別為第九開關管219和第十開關管210的電源輸入端，PNP型三極管Ql和Q2的集電極分別為第九開關管219和第十開關管210的電源輸出端，PNP型三極管Ql和Q2的基極分別為第九開關管219和第十開關管210的控制端。
[0041]作為本發明一優選實施例，PNP型三極管Ql與PNP型三極管Q2的發射極的面積相等。
[0042]作為本發明一實施例，第一開關SI與第一反向開關S1_N、第二開關S2與第二反向開關S2_N、第三開關S3與第三反向開關S3_N均為CMOS互補開關。
[0043]作為本發明一優選實施例，第一開關SI至第三開關S3、第一反向開關S1_N至第三反向開關S3_N的控制信號均可以采用占空比為50%的高頻方波信號，其中，第一開關SI至第三開關S3的控制信號的時序相同，第一反向開關S 1_N至第三反向開關S3_N的控制信號的時序相同且與第一開關SI的控制信號的時序相反，其信號時序圖參見圖4。
[0044]作為本發明一優選實施例，電阻阻值R2=2R1=2R3，R4=R5。
[0045]由于斬波帶隙基準的原理為現有技術，運放、解調以及濾波的原理同領域普通技術人員均可知曉其原理與特征，因此此處不再贅述。
[0046]以下對本發明實施例通過斬波調制開關控制基于CMOS工藝的斬波帶隙基準電路輸出低失調低噪聲斬波穩定的帶隙基準電壓的工作原理簡要敘述如下：
[0047]在本發明實施例中，當調制/解調時鐘信號CL為高電平時，第一開關SI、第二開關S2、第三開關S3導通，第一反向開關S1_N、第二反向開關S2_N、第三反向開關S3_N關閉，節點8接地，P型MOS管Pl至P8形成電流鏡，P型MOS管P3、P4、P5、P6的鏡像電流流入節點10，P型MOS管P1、P2、P7的鏡像電流流入節點2，由節點11產生帶隙基準電壓(基準電壓)，該基準電壓經過調制、解調后經濾波單元24濾除尖峰毛刺，得到此相位情況下的基準電壓。
[0048]當調制/解調時鐘信號CL為高電平時，第一開關SI、第二開關S2、第三開關S3關閉，第一反向開關S1_N、第二反向開關S2_N、第三反向開關S3_N導通，節點9接地，P型MOS管P3、P4、P5、P6的鏡像電流流入節點7，P型MOS管P2、P7、P8的鏡像電流流入節點3，由節點I產生帶隙基準電壓(基準電壓)，該基準電壓經過調制、解調后經濾波單元24濾除尖峰毛刺，得到此相位情況下的基準電壓。
[0049]理想情況下即運放為理想運放，三極管和電阻匹配良好，有
^TD
[0050]Vref=V8 10 + V?K2 + Ik2R5 = -—-+ 12IR + IR5 + Vm 2
-1 + Pk
[0051]上式中，V810為節點10和8之間的電壓差（即節點10到地的電壓)，Vbe2為三極管Q2基極與發射極電壓差，Ie2為三極管Q2的發射極電流，R2=2R1=2R3=2R。
[0052]三極管Ql和Q2的基極發射極電壓差為：
[0053]
rXiO3 TR
AVb1； =-+ 12IR -- =12IR
l + β卜1 + βΗ
^-V-*、-V-J
Q2_hase_\ IrQi _hasc_ voltage
[0054]由于三極管工作在不相等電流密度下，那么它們的基極發射極電壓的差值與絕對溫度成正比即：
【權利要求】
1.一種基于CMOS工藝的斬波帶隙基準電路，其輸入端與時鐘單元連接，所述電路包括： 調制單元，所述調制單元具有多個斬波調制開關，用于根據所述時鐘單元輸出的調制/解調時鐘信號控制所述斬波調制開關通斷，以改變所述調制單元的結構，從而生成兼具正、負溫度系數的基準電壓，所述基準電壓根據所述調制/解調時鐘信號的電平高低，存在相對的正、負電壓偏差，所述調制單元的時鐘輸入端為所述電路的輸入端； 斬波運放單元，用于對所述基準電壓進行斬波，并反饋給所述調制單元將所述基準電壓調制到高頻，同時生成運放失調電壓和噪聲信號，所述運放失調電壓和所述噪聲信號不被調制，所述斬波運放單元的第一輸入端和第二輸入端分別與所述調制單元的第一運放輸出端和第二運放輸出端連接，所述斬波運放單元的輸出端與所述調制單元的反饋端連接；解調單元，用于根據所述時鐘單元輸出的調制/解調時鐘信號將高頻基準電壓解調到基頻，并將所述運放失調電壓和所述噪聲信號調制到高頻，所述解調單元的第一信號輸入端和第二信號輸入端分別與所述斬波運放單元的第一信號輸出端和第二信號輸出端連接，所述解調單元的時鐘輸入端同時為所述電路的輸入端； 濾波單元，用于濾除高頻運放失調電壓和高頻噪聲信號，并對分別具有正、負電壓偏差的基準電壓求和取平均，以輸出基準信號，所述濾波單元的輸入端與所述解調單元的輸出端連接，所述濾波單元的輸出端為所述電路的輸出端。
2.如權利要求1所述的電路，其特征在于，所述調制單元包括： 第一電流鏡、第二電流鏡、第三電流鏡、第四電流鏡、第五電流鏡、第六電流鏡、第七電流鏡、第八電流鏡、第九開關管、第十開關管、第一開關、第一反向開關、第二開關、第二反向開關、第三開關、第三反向開關、電阻R1、電阻R2、電阻R3、電阻R4及電阻R5 ； 所述第一電流鏡至所述第八電流鏡的電流輸入端同時與電源電壓連接，所述第一電流鏡至所述第八電流鏡的控制端同時為所述調制單元的反饋端，所述第一電流鏡的電流輸出端為所述調制單元的第一信號輸出端與電阻所述R4的一端連接，所述電阻R4的另一端為所述調制單元的第一運放輸出端與所述第九開關管的電流輸入端連接，所述第九開關管的電流輸出端接地，所述第九開關管的控制端與所述電阻Rl的一端連接，所述電阻Rl的另一端同時與所述電阻R2的一端和所述第一開關的一導通端連接，所述第一開關的另一導通端接地，所述電阻R2的另一端同時與所述電阻R3的一端和所述第一反向開關的一導通端連接，所述第一反向開關的另一導通端接地，所述電阻R3的另一端與所述第十開關管的控制端連接，所述第十開關管的電流輸出端接地，所述第十開關管的電流輸入端為所述調制單元的第二運放輸出端與所述電阻R5的一端連接，所述電阻R5的另一端為所述調制單元的第二信號輸出端與所述第八開關管的電流輸出端連接，所述第三開關管至所述第六開關管的電流輸出端均同時與所述第二反向開關的一導通端和所述第二開關的一導通端連接，所述第二反向開關的另一導通端與所述第九開關管的控制端連接，所述第二開關的另一導通端與所述第十開關管的控制端連接，所述第二開關管和所述第七開關管的電流輸出端均同時與所述第三開關的一導通端和所述第三反向開關的一導通端連接，所述第三開關的另一導通端同時為所述調制單元的第一運放輸出端，所述第三反向開關的另一導通端同時為所述調制單元的第二運放輸出端，所述第一開關至所述第三開關的控制端為所述調制單元的時鐘輸入端，所述第一反向開關至所述第三反向開關的控制端同時為所述調制單元的時鐘輸入端。
3.如權利要求2所述的電路，其特征在于，所述第一電流鏡至所述第八電流鏡均為P型MOS 管； 所述P型MOS管的源極為所述第一電流鏡至所述第八電流鏡的電流輸入端，所述P型MOS管的漏極為所述第一電流鏡至所述第八電流鏡的電流輸出端，所述P型MOS管的柵極為所述第一電流鏡至所述第八電流鏡的控制端。
4.如權利要求2所述的電路，其特征在于，所述第九開關管和所述第十開關管均為PNP型三極管； 所述PNP型三極管的發射電極為所述第九開關管和所述第十開關管的電源輸入端，所述PNP型三極管的集電極為所述第九開關管和所述第十開關管的電源輸出端，所述PNP型三極管的基極為所述第九開關管和所述第十開關管的控制端。
5.如權利要求2所述的電路，其特征在于，所述第一開關與所述第一反向開關、所述第二開關與所述第二反向開關、所述第三開關與所述第三反向開關均為CMOS互補開關。
6.如權利要求1至5任一項所述的電路，其特征在于，所述斬波運放單元為運算放大器，所述運算放大器的正向輸入端為所述斬波運放單元的第一輸入端，所述運算放大器的反向輸入端為所述斬波運放單元的第二輸入端，所述運算放大器的輸出端為所述斬波運放單元的輸出端。
7.如權利要求1至5任一項所述的電路，其特征在于，所述濾波單元為二階RC低通濾波器。
8.—種參考電壓芯片 ，其特征在于，所述芯片包括如權利要求1至7任一項所述的基于CMOS工藝的斬波帶隙基準電路。
【文檔編號】G05F1/56GK103488232SQ201310462343
【公開日】2014年1月1日 申請日期:2013年9月30日 優先權日:2013年9月30日
【發明者】譚遷寧, 喬愛國, 劉寶生 申請人:深圳市芯海科技有限公司