一種雙向掃描單元、驅動方法及柵極驅動電路的制作方法
【專利摘要】本發明公開了一種雙向掃描單元、驅動方法及柵極驅動電路，雙向掃描單元包括有第一級子單元和第二級子單元，雙向掃描單元可以沿第一級子單元至第二級子單元的方向逐級輸出掃描信號，還可以沿第二級子單元至第一級子單元的方向逐級輸出掃描信號，且在掃描過程中，第一級子單元和第二級子單元相互配合，使在其中一級子單元輸出掃描信號時，另一級子單元不輸出掃描信號。本發明提供的技術方案，雙向掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化雙向掃描單元的結構，并且滿足柵極驅動電路的多樣性的需求。
【專利說明】
一種雙向掃描單元、驅動方法及柵極驅動電路
技術領域
[0001 ]本發明涉及顯示掃描技術領域，更為具體的說，涉及一種雙向掃描單元、驅動方法及柵極驅動電路。【背景技術】
[0002]隨著電子技術的發展，顯示裝置已被廣泛應用于各行領域和各種電子產品中，成為人們生活和工作不可或缺的一部分，如電視、手機、電腦、個人數字助理等。現有的顯示裝置中，顯示裝置包括有柵極驅動電路，柵極驅動電路主要用于掃描多級柵極線，以通過掃描柵極線而對與柵極線電連接的像素陣列進行掃描，進而配合其他線路結構而進行畫面的顯示。由于人們對柵極驅動電路的多樣性的需求，因此柵極驅動電路的設計成為開發者現今主要研究趨勢之一。
【發明內容】

[0003]有鑒于此，本發明提供了一種雙向掃描單元、驅動方法及柵極驅動電路，雙向掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化雙向掃描單元的結構，并且滿足柵極驅動電路的多樣性的需求。
[0004]為實現上述目的，本發明提供的技術方案如下:
[0005]—種雙向掃描單元，其中，所述雙向掃描單元包括第一級子單元和第二級子單元， 其中，所述第一級子單元包括:第一輸入模塊、第一上拉節點、第一上拉控制模塊、第二上拉控制模塊、第一下拉節點、第一下拉控制模塊、第一下拉控制模塊、第一下拉生成模塊、第一輸出模塊、第一輸出端、第一級聯輸出模塊和第一級聯輸出端；以及，所述第二級子單元包括:第二輸入模塊、第二上拉節點、第三上拉控制模塊、第四上拉控制模塊、第二下拉節點、 第三下拉控制模塊、第四下拉控制模塊、第二下拉生成模塊、第二輸出模塊、第二輸出端、第二級聯輸出模塊和第二級聯輸出端；
[0006]所述第一輸入模塊響應于第一控制端的信號而控制第一電壓端與所述第一上拉節點之間和控制第四電壓端與所述第一輸出端之間的接通狀態，以及響應于第二控制端的信號而控制第二電壓端與所述第一上拉節點之間和控制所述第四電壓端與所述第一輸出端之間的接通狀態，其中，所述第一電壓端和第二電壓端輸出的信號的電平相反；
[0007]所述第二輸入模塊響應于第三控制端的信號而控制所述第一電壓端與所述第二上拉節點之間和控制所述第四電壓端與所述第二輸出端之間的接通狀態，或者響應于第四控制端的信號而控制所述第二電壓端與所述第二上拉節點之間和控制所述第四電壓端與所述第二輸出端的之間接通狀態，其中，所述第一輸入模塊和第二輸入模塊的結構相同；
[0008]所述第一上拉控制模塊響應于所述第一上拉節點的信號而控制所述第一下拉節點與第三電壓端之間和控制所述第一下拉節點與所述第一下拉生成模塊之間的接通狀態； 所述第二上拉控制模塊響應于所述第二上拉節點的信號而控制所述第一下拉節點與所述第三電壓端之間和控制所述第一下拉節點與所述第一下拉生成模塊之間的接通狀態，且所述第三電壓端輸出電壓小于第四電壓端輸出電壓；
[0009]所述第三上拉控制模塊響應于所述第二上拉節點的信號而控制所述第二下拉節點與所述第三電壓端之間和控制所述第二下拉節點與所述第二下拉生成模塊之間的接通狀態;所述第四上拉控制模塊響應于所述第一上拉節點的信號而控制所述第二下拉節點與所述第三電壓端之間和控制所述第二下拉節點與所述第二下拉生成模塊之間的接通狀態， 其中，所述第一上拉控制模塊和第三上拉控制模塊的結構相同，且所述第二上拉控制模塊和第四上拉控制模塊的結構相同；
[0010]所述第一下拉生成模塊響應于第一信號端的信號而控制所述第一信號端和所述第一下拉節點之間的接通狀態；
[0011]所述第二下拉生成模塊響應于第二信號端的信號而控制所述第二信號端與所述第二下拉節點之間的接通狀態，且所述第一下拉生成模塊和第二下拉生成模塊的結構相同；
[0012]所述第一下拉控制模塊響應于所述第一下拉節點的信號而控制所述第一上拉節點與所述第三電壓端之間和控制所述第四電壓端與所述第一輸出端之間的接通狀態;所述第二下拉控制模塊響應于所述第二下拉節點的信號而控制所述第一上拉節點與所述第三電壓端之間和控制所述第四電壓端與所述第一輸出端之間的接通狀態；
[0013]所述第三下拉控制模塊響應于所述第二下拉節點的信號而控制所述第二上拉節點與所述第三電壓端之間和控制所述第四電壓端與所述第二輸出端之間的接通狀態;所述第四下拉控制模塊響應于所述第一下拉節點的信號而控制所述第二上拉節點與所述第三電壓端之間和控制所述第四電壓端與所述第二輸出端之間的接通狀態，其中，所述第一下拉控制模塊和第三下拉控制模塊的結構相同，且所述第而下拉控制模塊和第四下拉控制模塊的結構相同；
[0014]所述第一輸出模塊響應于所述第一上拉節點的信號而控制第一時鐘信號端與所述第一輸出端之間的接通狀態，以及，所述第二輸出模塊響應于所述第二上拉節點的信號而控制第二時鐘信號端與所述第二輸出端之間的接通狀態，其中，所述第一時鐘信號端和第二時鐘信號端輸出的信號相位差為180度，且所述第一輸出模塊和第二輸出模塊的結構相同；
[0015]所述第一級聯輸出模塊響應于所述第一下拉節點或第二下拉節點的信號而控制所述第三電壓端與所述第一級聯輸出端之間的接通狀態，以及響應于所述第一上拉節點的信號而控制所述第一時鐘信號端與所述第一級聯輸出端之間的接通狀態；
[0016]以及，所述第二級聯輸出模塊響應于所述第二下拉節點或第一下拉節點的信號而控制所述第三電壓端與所述第二級聯輸出端之間的接通狀態，以及響應于所述第二上拉節點的信號而控制所述第二時鐘信號端與所述第二級聯輸出端之間的接通狀態，其中，所述第一級聯輸出模塊和第二級聯輸出模塊的結構相同。
[0017]相較于現有技術，本發明提供的技術方案至少具有以下優點:
[0018]本發明提供了一種雙向掃描單元、驅動方法及柵極驅動電路，雙向掃描單元包括有第一級子單元和第二級子單元，雙向掃描單元可以沿第一級子單元至第二級子單元的方向逐級輸出掃描信號，還可以沿第二級子單元至第一級子單元的方向逐級輸出掃描信號， 且在掃描過程中，第一級子單元和第二級子單元相互配合，使在其中一級子單元輸出掃描信號時，另一級子單元不輸出掃描信號。本發明提供的技術方案，雙向掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化雙向掃描單元的結構，并且滿足柵極驅動電路的多樣性的需求。【附圖說明】
[0019]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據提供的附圖獲得其他的附圖。
[0020]圖1為本申請實施例提供的一種雙向掃描單元的結構示意圖；
[0021]圖2為本申請實施例提供的另一種雙向掃描單元的結構示意圖；[〇〇22]圖3a為本申請實施例提供的一種正向掃描的時序圖；
[0023]圖3b為本申請實施例提供的一種反向掃描的時序圖；
[0024]圖4為本申請實施例提供的又一種雙向掃描單元的結構示意圖；
[0025]圖5為本申請實施例提供的又一種雙向掃描單元的結構示意圖；
[0026]圖6為本申請實施例提供的一種柵極驅動電路的結構示意圖。【具體實施方式】
[0027]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明保護的范圍。
[0028]正如【背景技術】所述，由于人們對柵極驅動電路的多樣性的需求，因此柵極驅動電路的設計成為開發者現今主要研究趨勢之一。
[0029]基于此，本申請實施例提供了一種雙向掃描單元、驅動方法及柵極驅動電路，雙向掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化雙向掃描單元的結構，并且滿足柵極驅動電路的多樣性的需求。為實現上述目的，本申請實施例提供的技術方案如下，具體結合圖1至圖6所示，對本申請實施例提供的技術方案進行詳細的描述。
[0030]參考圖1所示，為本申請實施例提供的一種雙向掃描單元的結構示意圖，其中，雙向掃描單元應用于柵極驅動電路，所述雙向掃描單元包括:
[0031]第一級子單元和第二級子單元，其中，所述第一級子單元包括:第一輸入模塊101、 第一上拉節點P1、第一上拉控制模塊2011、第二上拉控制模塊2012、第一下拉節點Q1、第一下拉控制模塊3011、第一下拉控制模塊3012、第一下拉生成模塊401、第一輸出模塊501、第一輸出端Goutl、第一級聯輸出模塊601和第一級聯輸出端Goutl’；以及，所述第二級子單元包括:第二輸入模塊102、第二上拉節點P2、第三上拉控制模塊2021、第四上拉控制模塊 2022、第二下拉節點Q2、第三下拉控制模塊3021、第四下拉控制模塊3022、第二下拉生成模塊402、第二輸出模塊502、第二輸出端Gout2、第二級聯輸出模塊602和第二級聯輸出端 Gout2’；[0〇32]所述第一輸入模塊101響應于第一控制端SET1的信號而控制第一電壓端DIR1與所述第一上拉節點P1之間和控制第四電壓端V4與所述第一輸出端Goutl之間的接通狀態，以及響應于第二控制端RESET1的信號而控制第二電壓端DIR2與所述第一上拉節點P1之間和控制所述第四電壓端V4與所述第一輸出端Goutl之間的接通狀態，其中，所述第一電壓端 DIR1和第二電壓端DIR2輸出的信號的電平相反；[〇〇33]所述第二輸入模塊102響應于第三控制端SET2的信號而控制所述第一電壓端DIR1 與所述第二上拉節點P2之間和控制所述第四電壓端V4與所述第二輸出端Gout2之間的接通狀態，或者響應于第四控制端RESET2的信號而控制所述第二電壓端DIR2與所述第二上拉節點P2之間和控制所述第四電壓端V4與所述第二輸出端Gout2的之間接通狀態，其中，所述第一輸入模塊101和第二輸入模塊102的結構相同；[〇〇34]所述第一上拉控制模塊2011響應于所述第一上拉節點P1的信號而控制所述第一下拉節點Q1與第三電壓端V3之間和控制所述第一下拉節點Q1與所述第一下拉生成模塊401 之間的接通狀態;所述第二上拉控制模塊2012響應于所述第二上拉節點P2的信號而控制所述第一下拉節點Q1與所述第三電壓端V3之間和控制所述第一下拉節點Q1與所述第一下拉生成模塊401之間的接通狀態，且所述第三電壓端輸出電壓小于第四電壓端輸出電壓； [〇〇35]所述第三上拉控制模塊2021響應于所述第二上拉節點P2的信號而控制所述第二下拉節點Q2與所述第三電壓端V3之間和控制所述第二下拉節點Q2與所述第二下拉生成模塊402之間的接通狀態;所述第四上拉控制模塊2022響應于所述第一上拉節點P1的信號而控制所述第二下拉節點Q2與所述第三電壓端V3之間和控制所述第二下拉節點Q2與所述第二下拉生成模塊402之間的接通狀態，其中，所述第一上拉控制模塊2011和第三上拉控制模塊2021的結構相同，且所述第二上拉控制模塊2012和第四上拉控制模塊2022的結構相同； [〇〇36]所述第一下拉生成模塊401響應于第一信號端Vclockl的信號而控制所述第一信號端Vclockl和所述第一下拉節點Q1之間的接通狀態；[〇〇37]所述第二下拉生成模塊402響應于第二信號端Vclock2的信號而控制所述第二信號端Vclock2與所述第二下拉節點Q2之間的接通狀態，且所述第一下拉生成模塊401和第二下拉生成模塊402的結構相同；[〇〇38]所述第一下拉控制模塊3011響應于所述第一下拉節點Q1的信號而控制所述第一上拉節點P1與所述第三電壓端V3之間和控制所述第四電壓端V4與所述第一輸出端Goutl之間的接通狀態;所述第二下拉控制模塊3012響應于所述第二下拉節點Q2的信號而控制所述第一上拉節點P1與所述第三電壓端V3之間和控制所述第四電壓端V4與所述第一輸出端 Goutl之間的接通狀態；[〇〇39]所述第三下拉控制模塊3021響應于所述第二下拉節點Q2的信號而控制所述第二上拉節點P2與所述第三電壓端V3之間和控制所述第四電壓端V4與所述第二輸出端Gout2之間的接通狀態;所述第四下拉控制模塊3022響應于所述第一下拉節點Q1的信號而控制所述第二上拉節點P2與所述第三電壓端V3之間和控制所述第四電壓端V4與所述第二輸出端 Gout2之間的接通狀態，其中，所述第一下拉控制模塊3011和第三下拉控制模塊3021的結構相同，且所述第而下拉控制模塊3012和第四下拉控制模塊3022的結構相同；
[0040]所述第一輸出模塊501響應于所述第一上拉節點P1的信號而控制第一時鐘信號端 CK1與所述第一輸出端Goutl之間的接通狀態，以及，所述第二輸出模塊502響應于所述第二上拉節點P2的信號而控制第二時鐘信號端CK2與所述第二輸出端Gout2之間的接通狀態，其中，所述第一時鐘信號端CK1和第二時鐘信號端CK2輸出的信號相位差為180度，且所述第一輸出模塊501和第二輸出模塊502的結構相同；[〇〇41]所述第一級聯輸出模塊601響應于所述第一下拉節點Q1或第二下拉節點Q2的信號而控制所述第三電壓端V3與所述第一級聯輸出端Goutl’之間的接通狀態，以及響應于所述第一上拉節點P1的信號而控制所述第一時鐘信號端CK1與所述第一級聯輸出端Goutl’之間的接通狀態；[〇〇42]以及，所述第二級聯輸出模塊602響應于所述第二下拉節點Q2或第一下拉節點Q1 的信號而控制所述第三電壓端V3與所述第二級聯輸出端Gout2’之間的接通狀態，以及響應于所述第二上拉節點P2的信號而控制所述第二時鐘信號端CK2與所述第二級聯輸出端 Gout2’之間的接通狀態，其中，所述第一級聯輸出模塊601和第二級聯輸出模塊602的結構相同。
[0043]本申請實施例提供的雙向掃描單元，其包括有第一級子單元和第二級子單元，雙向掃描單元能夠沿第一級子單元至第二級子單元的方向掃描，還能夠沿第二級子單元至第一級子單元的方向掃描，進而實現雙向掃描。此外，本申請實施例提供的第一級子單元和第二級子單元的組成模塊結構相同，且各個模塊的組成結構也相同，通過第一級子單元和第二級子單元在掃描過程中的相互作用，使得在當其中一級子單元輸出掃描信號時，另一級子單元不輸出掃描信號，以滿足兩級子單元逐級輸出掃描信號的目的，并且，通過兩級子單元之間相互作用，而無需借助外接線路對兩級子單元在掃描時進行控制影響，保證雙向掃描單元的線路結構簡單，易于實現。
[0044]結合圖2所示，對本申請實施例提供的一種具體的雙向掃描單元進行詳細的描述。 其中，圖2為本申請實施例提供的另一種雙向掃描單元的結構示意圖。
[0045]參考圖2所示，本申請實施例提供的所述第一輸入模塊101包括:第一晶體管Ml、第二晶體管M2、第三晶體管M3和第四晶體管M4;[〇〇46]所述第一晶體管Ml的柵極連接至所述第一控制端SET1，所述第一晶體管Ml的第一端連接至所述第一電壓端DIR1，所述第一晶體管Ml的第二端連接至所述第一上拉節點P1; 所述第二晶體管M2的柵極連接至所述第二控制端RESET1，所述第二晶體管M2的第一端連接至所述第二電壓端DIR2,所述第二晶體管M2的第二端連接至所述第一上拉節點P1;所述第三晶體管M3的柵極連接至所述第一控制端SET1，所述第三晶體管M3的第一端連接至所述第四電壓端V4,所述第三晶體管M3的第二端連接至所述第一輸出端Goutl;所述第四晶體管M4 的柵極連接至所述第二控制端RESET1，所述第四晶體管M4的第一端連接至所述第四電壓端 V4,所述第四晶體管M4的第二端連接至所述第一輸出端Goutl;
[0047]由于第一輸入模塊101和第二輸出模塊102的組成結構相同，故而第二輸入模塊 102同樣包括四個晶體管，S卩，以及，所述第二輸入模塊102包括:第十六晶體管M16、第十七晶體管Ml 7、第十八晶體管Ml 8和第十九晶體管Ml 9;[〇〇48]所述第十六晶體管M16的柵極連接至所述第三控制端SET2,所述第十六晶體管M16 的第一端連接至所述第一電壓端DIR1，所述第十六晶體管M16的第二端連接至所述第二上拉節點P2;所述第十七晶體管M17的柵極連接至所述第四控制端RESET2,所述第十七晶體管 M17的第一端連接至所述第二電壓端DIR2,所述第十七晶體管M17的第二端連接至所述第二上拉節點P2;所述第十八晶體管M18的柵極連接至所述第三控制端SET2,所述第十八晶體管 M18的第一端連接至所述第四電壓端V4,所述第十八晶體管M18的第二端連接至所述第二輸出端Gout2;所述第十九晶體管M19的柵極連接至所述第四控制端RESET2,所述第十九晶體管M19的第一端連接至所述第四電壓端V4,所述第十九晶體管M19的第二端連接至所述第二輸出端Gout2。[〇〇49]需要說明的是，本申請實施例提供的第一晶體管Ml、第二晶體管M2、第三晶體管M3 和第四晶體管M4的導通類型相同；以及，第十六晶體管M16、第十七晶體管M17、第十八晶體管M18和第十九晶體管M19的導通類型相同。另外，在本申請一實施例中，由于需要將第一上拉節點P1和第二上拉節點P2的信號明確，因而對于第一輸入模塊101而言，在第一控制端 SET1控制第一上拉節點P1和第一電壓端DIR1之間接通時，第二控制端RESET1不能同時控制第一上拉節點P1和第二電壓端DIR2之間接通，以及，在第二控制端RESET1控制第一上拉節點P1和第二電壓端DIR2之間接通時，第一控制端SET1不能同時控制第一上拉節點P1和第一電壓端DIR1之間接通；同樣的，對于第二輸入模塊102而言，在第三控制端SET2控制第二上拉節點P2與第一電壓端DIR1之間接通時，第四控制端RESET2不能同時控制第二上拉節點P2 和第二電壓端DIR2之間接通，以及，在第四控制端RESET2控制第二上拉節點P2和第二電壓端DIR1之間接通時，第三控制端SET2不能同時控制第二上拉節點P2和第一電壓端DIR1之間接通。也就是說，第一晶體管Ml和第二晶體管M2不能同時導通，以及，第十六晶體管M16和第十七晶體管M17同樣不能同時導通。
[0050]此外，本申請實施例提供的第三電壓端V3和第四電壓端V4輸出的信號的電平相同，其可以均為高電平信號，還可以均為低電平信號，對此需要根據實際應用進行具體設計，主要滿足第四電壓端V4輸出的信號為不能掃描柵極線(即該信號不能對與柵極線連接的像素陣列進行掃描)、且不能控制與第三電壓端V3直接或間接連通的晶體管導通即可。 [0〇51 ]參考圖2所示，本申請實施例提供的所述第一上拉控制模塊2011包括:第五晶體管 M5和第六晶體管M6;[〇〇52]所述第五晶體管M5的柵極連接至所述第一上拉節點P1，所述第五晶體管M5的第一端連接至所述第三電壓端V3,所述第五晶體管M5的第二端連接至所述第一下拉節點Q1;所述第六晶體管M6的柵極連接至所述第一上拉節點P1，所述第六晶體管M6的第一端連接至所述第三電壓端V3,所述第六晶體管M6的第二端連接至所述第一下拉生成模塊401;[〇〇53]由于第一上拉控制模塊2011和第三上拉控制模塊2021的組成結構相同，故而第三上拉控制模塊2021同樣包括兩個晶體管，S卩，以及，所述第三上拉控制模塊2021包括:第二十晶體管M20和第二^^一晶體管M21;[〇〇54]所述第二十晶體管M20的柵極連接至所述第二上拉節點P2,所述第二十晶體管M20 的第一端連接至所述第三電壓端V3,所述第二十晶體管M20的第二端連接至所述第二下拉節點Q2;所述第二十一晶體管M21的柵極連接至所述第二上拉節點P2,所述第二十一晶體管 M21的第一端連接至所述第三電壓端V3,所述第二十一晶體管M21的第二端連接至所述第二下拉生成模塊402。[0〇55]參考圖2所示，所述第二上拉控制模塊2012包括:第七晶體管M7和第八晶體管M8; [〇〇56]所述第七晶體管M7的柵極連接至所述第二上拉節點P2,所述第七晶體管M7的第一端連接至所述第三電壓端V3,所述第七晶體管M7的第二端連接至所述第一下拉節點Q1;所述第八晶體管M8的柵極連接至所述第二上拉節點P2,所述第八晶體管M8的第一端連接至所述第三電壓端V3,所述第八晶體管M8的第二端連接至所述第一下拉生成模塊401;[〇〇57]由于第二上拉控制模塊2012和第四上拉控制模塊2022的組成結構相同，故而第四上拉控制模塊2022同樣包括兩個晶體管，S卩，以及，所述第四上拉控制模塊2022包括:第二十二晶體管M22和第二十三晶體管M23;[〇〇58]所述第二十二晶體管M22的柵極連接至所述第一上拉節點P1，所述第二十二晶體管M22的第一端連接至所述第三電壓端V3,所述第二十二晶體管M22的第二端連接至所述第二下拉節點Q2;所述第二十三晶體管M23的柵極連接至所述第一上拉節點P1，所述第二十三晶體管M23的第一端連接至所述第三電壓端V3,所述第二十三晶體管M23的第二端連接至所述第二下拉生成模塊402。[〇〇59]以及，參考圖2所示，本申請實施例提供的所述第一下拉生成模塊401包括:所述第一下拉生成模塊401包括:第九晶體管M9和第十晶體管Ml 0;
[0060]所述第九晶體管M9的柵極連接至所述第六晶體管M6和第八晶體管M8的第二端，所述第九晶體管M9的第一端連接至所述第一信號端Vclockl，所述第九晶體管M9的第二端連接至所述第一下拉節點Q1;所述第十晶體管M10的柵極和第一端均連接至所述第一信號端 Vclockl，所述第十晶體管M10的第二端連接至所述第六晶體管M6和第八晶體管M8的第二端；[〇〇61]由于第一下拉生成模塊401和第二下拉生成模塊402的組成結構相同，故而第二下拉生成模塊402同樣包括有兩個晶體管，S卩，以及，所述第二下拉生成模塊402包括:第二十四晶體管M24和第二十五晶體管M25;[〇〇62]所述第二十四晶體管M24的柵極連接至所述第二十一晶體管M21和第二十三晶體管M23的第二端，所述第二十四晶體管M24的第一端連接至所述第二信號端Vclock2,所述第二十四晶體管M24的第二端連接至所述第二下拉節點Q2;所述第二十五晶體管M25的柵極和第一端均連接至所述第二信號端Vclock2,所述第二十五晶體管M25的第二端連接至所述第二i^一晶體管M21和第二十三晶體管M23的第二端。[〇〇63]需要說明的是，在本申請一實施例中，第五晶體管M5、第六晶體管M6、第七晶體管 M7、第八晶體管M8、第二十晶體管M20、第二^^一晶體管M21、第二十二晶體管M22和第二十三晶體管M23的導通類型相同；以及，第九晶體管M9、第十晶體管M10、第二十四晶體管M24和第二十五晶體管M25的導通類型相同。其中，當第六晶體管M6和/或第八晶體管M8導通時，需要保證第一下拉生成模塊401不能與第一下拉節點Q1之間接通，故而需要第三電壓端V3輸出的信號控制第一下拉生成模塊401與第一下拉節點Q1之間截止；以及，當第二十一晶體管 M21和/或第二十三晶體管M23導通時，同樣需要保證第二下拉生成模塊402不能與第二下拉節點Q2之間接通，故而需要第三電壓端V3輸出的信號控制第二下拉生成模塊402與第二下拉節點Q2之間截止。其中，在本申請一實施例中，為了保證第三電壓端V3輸出的信號起到控制下拉生成模塊和下拉節點之間截止的目的，本申請一實施例提供的所述第六晶體管M6和第八晶體管M8的寬長比均大于所述第十晶體管M10的寬長比；以及，所述第二十一晶體管 M21和第二十三晶體管M23的寬長比均大于所述第二十五晶體管M25的寬長比。本申請對于第六晶體管M6、第八晶體管M8、第十晶體管M10、第二^^一晶體管M21、第二十三晶體管M23和第二十五晶體管M25的寬長比的具體范圍不做限定，對此需要根據實際應用進行具體設計。
[0064]參考圖2所示，本申請實施例提供的所述第一下拉控制模塊3011包括:第十一晶體管Mil和第十二晶體管M12;[〇〇65]所述第十一晶體管Mil的柵極連接至所述第一下拉節點Q1，所述第十一晶體管Mil 的第一端連接至所述第三電壓端V3,所述第十一晶體管Mil的第二端連接至所述第一上拉節點P1;所述第十二晶體管M12的柵極連接至所述第一下拉節點Q1，所述第十二晶體管M12 的第一端連接至所述第四電壓端V4,所述第十二晶體管M12的第二端連接至所述第一輸出端Goutl;[〇〇66]由于第一下拉控制模塊3011和第三下拉控制模塊3021的組成結構相同，故而第三下拉控制模塊3021同樣包括兩個晶體管，S卩，以及，所述第三下拉控制模塊3021包括:第二十六晶體管M26和第二十七晶體管M27;[〇〇67]所述第二十六晶體管M26的柵極連接至所述第二下拉節點Q2,所述第二十六晶體管M26的第一端連接至所述第三電壓端V3,所述第二十六晶體管M26的第二端連接至所述第二上拉節點P2;所述第二十七晶體管M27的柵極連接至所述第二下拉節點Q2,所述第二十七晶體管M27的第一端連接至所述第四電壓端V4,所述第二十七晶體管M27的第二端連接至所述第二輸出端Gout2。[〇〇68]以及，本申請實施例提供的所述第二下拉控制模塊3012包括:第十三晶體管M13和第十四晶體管M14;[〇〇69]所述第十三晶體管M13的柵極連接至所述第二下拉節點Q2,所述第十三晶體管M13 的第一端連接至所述第三電壓端V3,所述第十三晶體管M13的第二端連接至所述第一上拉節點P1;所述第十四晶體管M14的柵極連接至所述第二下拉節點Q2,所述第十四晶體管M14 的第一端連接至所述第四電壓端V4,所述第十四晶體管M14的第二端連接至所述第一輸出端Goutl;
[0070]由于第二下拉控制模塊3012和第四下拉控制模塊3022的組成結構相同，故而，第四下拉控制模塊3022同樣包括兩個晶體管，S卩，以及，所述第四下拉控制模塊3022包括:第二十八晶體管M28和第二十九晶體管M29;[〇〇71]所述第二十八晶體管M28的柵極連接至所述第一下拉節點Q1，所述第二十八晶體管M28的第一端連接至所述第三電壓端V3,所述第二十八晶體管M28的第二端連接至所述第二上拉節點P2;所述第二十九晶體管M29的柵極連接至所述第一下拉節點Q1，所述第二十九晶體管M29的第一端連接至所述第四電壓端V4,所述第二十九晶體管M29的第二端連接至所述第二輸出端Gout2。[OO72]參考圖2所示，本申請實施例提供的所述第一輸出模塊501包括:第十五晶體管M15 和第一自舉電容C1;[〇〇73]所述第十五晶體管M15的柵極和所述第一自舉電容C1的第一極板均連接至所述第一上拉節點P1，所述第十五晶體管M15的第一端連接至所述第一時鐘信號端CK1，所述第十五晶體管M15的第二端和所述第一自舉電容C1的第二極板相連接為所述第一輸出端Goutl， 即，所述第十五晶體管M15的第二端和所述第一自舉電容Cl的第二極板相連接、且與第一輸出端Goutl相連；[〇〇74]由于第一輸出模塊501與第二輸出模塊502的組成結構相同，故而第二輸出模塊 502同樣包括一晶體管和一自舉電容，S卩，以及，所述第二輸出模塊502包括:第三十晶體管M30和第二自舉電容C2;[〇〇75]所述第三十晶體管M30的柵極和所述第二自舉電容C2的第一極板均連接至所述第二上拉節點P2,所述第三十晶體管M30的第一端連接至所述第二時鐘信號端CK2,所述第三十晶體管M30的第二端和所述第二自舉電容C2的第二極板相連接為所述第二輸出端Gout2， 即，所述第三十晶體管M30的第二端和所述第二自舉電容C2的第二極板相連接、且與所述第二輸出端Gout2相連。[〇〇76]其中，本申請實施例提供的第三電壓端V3輸出的電壓小于第四電壓端V4輸出的電壓，能夠在相應上拉節點控制相應輸出模塊的晶體管截止、且下拉節點控制第三電壓端V3 與相應輸出端接通時，保證輸出模塊的晶體管的漏電流大大降低，改善雙向掃描單元漏電流較大的問題，保證雙向掃描單元工作穩定。其中，本申請對于第三電壓端V3輸出的電壓和第四電壓端V4輸出的電壓具體數值不做限制，需要根據實際應用進行具體設計。[〇〇77]參考圖2所示，本申請實施例提供的所述第一級聯輸出模塊601包括:第三十三晶體管M33、第三十四晶體管M34和第三十五晶體管M35;[〇〇78]所述第三十三晶體管M33的柵極連接至所述第二下拉節點Q2,所述第三十三晶體管M33的第一端連接至所述第三電壓端V3,所述第三十三晶體管M33的第二端連接至所述第一級聯輸出端Goutl’；所述第三十四晶體管M34的柵極連接至所述第一下拉節點Q1，所述第三十四晶體管M34的第一端連接至所述第三電壓端V3,所述第三十四晶體管M34的第二端連接至所述第一級聯輸出端Goutl’；所述第三十五晶體管M35的柵極連接至所述第一上拉節點P1，所述第三十五晶體管M35的第一端連接至所述第一時鐘信號端CK1，所述第三十五晶體管M35的第二端連接至所述第一級聯輸出端Goutl’ ；[〇〇79]由于以及，所述第二級聯輸出模塊包括:第三十六晶體管M36、第三十七晶體管M37 和第三十八晶體管M38;
[0080]所述第三十六晶體管M36的柵極連接至所述第一下拉節點Q1，所述第三十六晶體管M36的第一端連接至所述第三電壓端V3,所述第三十六晶體管M36的第二端連接至所述第二級聯輸出端Gout2’；所述第三十七晶體管M37的柵極連接至所述第二下拉節點Q2,所述第三十七晶體管M37的第一端連接至所述第三電壓端V3,所述第三十七晶體管M37的第二端連接至所述第二級聯輸出端Gout2’；所述第三十八晶體管M38的柵極連接至所述第二上拉節點P2,所述第三十八晶體管M38的第一端連接至所述第二時鐘信號端CK2,所述第三十八晶體管M38的第二端連接至所述第二級聯輸出端Gout2’。
[0081]在本申請上述任意一實施例中，本申請提供的所述第一信號端Vclockl和第二信號端Vclock2輸出的信號的電平可以相同。此外，為了降低功耗，本申請提供的所述第一信號端Vclockl和第二信號端Vclock2輸出的信號的電平可以相反，且所述第一信號端 Vclockl和第二信號端Vclock2輸出的信號為幀反轉信號；即，在所述柵極驅動電路掃描完畢一幀畫面后，第一信號端Vclockl和第二信號端Vclock2輸出的信號各自反相。以及，本申請提供的每個晶體管均優選為薄膜晶體管。
[0082]下面結合驅動方法對本申請實施例提供的雙向掃描單元的各個組成模塊和組成每個模塊的各個晶體管的導通和截止情況進行進一步描述。需要說明的是，下面以第一晶體管Ml至第三十晶體管M30和第三十三晶體管M33至第三十八晶體管M38均為N型晶體管，以及，第三電壓端V3和第四電壓端V4輸出信號為低電平信號，且掃描信號為高電平信號為例進行說明。
[0083]結合圖1、圖2、圖3a和圖3b所示，對本申請實施例提供的驅動方法進行詳細的描述。其中，本申請實施例提供的驅動方法，應用于上述的雙向掃描單元，所述驅動方法包括: 第一階段n、第二階段T2、第三階段T3和第四階段T4。[〇〇84]參考圖3a所示，為本申請實施例提供的一種正向掃描的時序圖，S卩，沿第一級子單元至第二級子單元進行掃描，其中，第一電壓端DIR1輸出的信號為高電平信號，而第二電壓端DIR2輸出的信號為低電平信號。在沿所述第一級子單元至第二級子單元掃描時:[〇〇85]在所述第一階段T1，所述第一輸入模塊101響應于所述第一控制端SET1的信號而控制第一電壓端DIR1與所述第一上拉節點P1之間和控制第四電壓端V4與所述第一輸出端 Goutl之間接通;其中，所述第一上拉控制模塊2011響應于所述第一上拉節點P1的信號而控制所述第一下拉節點Q1與所述第三電壓端V3之間、且控制所述第一下拉節點Q1與所述第一下拉生成模塊401之間截止，以及，所述第四上拉控制模塊2022響應于所述第一上拉節點P1 的信號而控制所述第二下拉節點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節點Q2與所述第二下拉生成模塊402之間截止;所述第一輸出模塊501響應于所述第一上拉節點P1的信號而控制第一時鐘信號端CK1與所述第一輸出端Goutl之間接通;所述第一級聯輸出模塊601響應于所述第一上拉節點P1的信號而控制所述第一時鐘信號端CK1與所述第一級聯輸出端Gout 1’之間接通；[〇〇86]具體結合圖2和圖3a所示，在第一階段T1，第一控制端SET1輸出高電平信號，進而控制第一晶體管Ml和第三晶體管M3導通，使得第一上拉節點P1的信號為第一電壓端DIR1輸出的高電平信號、且第一輸出端Goutl的信號為第四電壓端V4輸出的低電平信號。第一上拉節點P1控制第五晶體管M5和第六晶體管M6導通，以及，控制第二十二晶體管M22和第二十三晶體管M23導通，使得第一下拉節點Q1和第二下拉節點Q2的信號均為第三電壓端V3輸出的低電平信號、且控制第一下拉生成模塊401與第一下拉節點Q1之間截止和控制第二下拉生成模塊402與第二下拉節點Q2之間截止。第一上拉節點P1還控制第三十五晶體管M35導通， 使得第一級聯輸出端Goutl’輸出信號為第一時鐘信號端CK1輸出的低電平信號。第一上拉節點P1還控制第十五晶體管M15導通，將第一時鐘信號端CK1輸出的低電平信號輸出至第一輸出端Goutl。[〇〇87]在所述第二階段T2,所述第一輸出模塊501響應于所述第一上拉節點P1的信號而控制第一時鐘信號端CK1與所述第一輸出端Gout 1之間接通，所述第一級聯輸出模塊601響應于所述第一上拉節點P1的信號而控制所述第一時鐘信號端CK1與所述第一級聯輸出端 Goutl’之間接通，且所述第一時鐘信號端CK1輸出信號為掃描信號；以及，所述第二輸入模塊102響應于第三控制端SET2的信號而控制所述第一電壓端DIR1與所述第二上拉節點P2之間、且控制所述第四電壓端V4與所述第二輸出端Gout2之間接通;其中，所述第一上拉控制模塊2011響應于所述第一上拉節點P1的信號而控制所述第一下拉節點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節點Q1與所述第一下拉生成模塊401之間截止;所述第二上拉控制模塊2012響應于所述第二上拉節點P2的信號而控制所述第一下拉節點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節點Q1與所述第一下拉生成模塊401之間截止；以及，所述第三上拉控制模塊2021響應于所述第二上拉節點P2的信號而控制所述第二下拉節點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節點Q2與所述第二下拉生成模塊402之間截止;所述第四上拉控制模塊2022響應于所述第一上拉節點P1的信號而控制所述第二下拉節點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節點Q2與所述第二下拉生成模塊402之間截止;所述第二輸出模塊502響應于所述第二上拉節點P2的信號而控制第二時鐘信號端CK2與所述第二輸出端Gout2之間接通;所述第二級聯輸出模塊 602響應于所述第二上拉節點P2的信號而控制所述第二時鐘信號端CK2與所述第二級聯輸出端Gout 2 ’之間接通；[〇〇88]具體結合圖2和圖3a所示，在第二階段T2,此時第十五晶體管M15將第一時鐘信號端CK1輸出的高電平信號(即掃描信號)輸出至第一輸出端Gout 1和第一自舉電容C1的一極板，第一輸出端Goutl對與其連接的柵極線進行掃描，且第一自舉電容C1將連接另一極板的第一上拉節點P1的信號再次拉高；以及，第一級聯輸出端Goutl’此時同樣輸出該第一時鐘信號端CK1輸出的高電平信號。由于第一節點P1的信號還為更高的高電平信號，因而與第一節點P1直接或間接連通的晶體管保持第一階段T1的狀態不變。另外，在第二階段T2時第三控制端SET2同樣輸出高電平信號，而控制第十六晶體管M16和第十八晶體管M18導通，使得第二上拉節點P2的信號為第一電壓端DIR1輸出的高電平信號、且第二輸出端Gout2輸出第四電壓端V4輸出的低電平信號。第二上拉節點P2控制第二十晶體管M20和第二十一晶體管 M21導通，以及，控制第七晶體管M7和第八晶體管M8導通，使得第二下拉節點Q2和第一下拉節點Q1的信號均為第三電壓端V3輸出的低電平信號，且保持控制第一下拉生成模塊401和第二下拉生成模塊402分別與第一下拉節點Q1和第二下拉節點Q2之間的截止狀態。第二上拉節點P2還控制第三十八晶體管M38導通，使得第二級聯輸出端Gout2’輸出信號為第二時鐘信號端CK2輸出的低電平信號。第二上拉節點P2還控制第三十晶體管M30導通，第三十晶體管M30將第二時鐘信號端CK2輸出的低電平信號輸出至第二輸出端Gout2。[〇〇89]在所述第三階段T3,所述第二輸出模塊502響應于所述第二上拉節點P2的信號而控制第二時鐘信號端CK2與所述第二輸出端Gout2之間接通，所述第二級聯輸出模塊602響應于所述第二上拉節點P2的信號而控制所述第二時鐘信號端CK2與所述第二級聯輸出端 Gout2’之間接通，且所述第二時鐘信號端輸出信號為掃描信號；以及，所述第一輸入模塊 101響應于所述第二控制端RESET1的信號而控制第二電壓端DIR2與所述第一上拉節點P1之間和控制所述第四電壓端V4與所述第一輸出端Goutl之間接通;其中，所述第三上拉控制模塊2021響應于所述第二上拉節點P2的信號而控制所述第二下拉節點Q2與所述第三電壓端 V3之間接通、且控制所述第二下拉節點Q2與所述第二下拉生成模塊402之間截止;所述第二上拉控制模塊2012響應于所述第二上拉節點P2的信號而控制所述第一下拉節點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節點Q1與所述第一下拉生成模塊401之間截止；
[0090]具體結合圖2和圖3a所示，在第三階段T3,此時第三十晶體管M30將第二時鐘信號端CK2輸出的高電平信號(即掃描信號)輸出至第二輸出端Gout2和第二自舉電容C2的一極板，第二輸出端Gout2對與其連接的柵極線進行掃描，且第二自舉電容C2將連接另一極板的第二上拉節點P2的信號再次拉高；以及，第二級聯輸出端Gout2同樣輸出第二時鐘信號端 CK2輸出的高電平信號。由于第二節點P2的信號還為更高的高電平信號，因而與第二節點P2 直接或間接連通的晶體管保持第二階段T2的狀態不變。另外，在第三階段T3時第二控制端 RESET1輸出高電平信號，而控制第二晶體管M2和第四晶體管M4導通，使得第一上拉節點P1的信號為第二電壓端DIR2輸出的低電平信號、且第一輸出端Goutl的信號為第三電壓端V3 輸出的低電平信號;此時，與第一上拉節點P1連接的晶體管均為截止狀態。[〇〇91]在所述第四階段T4,所述第二輸入模塊102響應于所述第四控制端RESET2的信號而控制所述第二電壓端DIR2與所述第二上拉節點P2之間和控制所述第四電壓端V4與所述第二輸出端Gout2之間接通;其中，所述第一下拉生成模塊401響應于第一信號端Vclockl的信號而控制所述第一信號端Vclockl和控制所述第一下拉節點Q1之間接通；以及，所述第一下拉控制模塊3011響應于所述第一下拉節點Q1的信號而控制所述第一上拉節點P1與所述第三電壓端V3之間和控制所述第四電壓端V4與所述第一輸出端Goutl之間接通;所述第四下拉控制模塊3022響應于所述第一下拉節點Q1的信號而控制所述第二上拉節點P2與所述第三電壓端V3之間和控制所述第四電壓端V4與所述第二輸出端Gout2之間接通;且所述第一級聯輸出模塊601響應于所述第一下拉節點Q1的信號而控制所述第三電壓端V3與所述第一級聯輸出端Goutl’之間接通，所述第二級聯輸出模塊602響應于所述第一下拉節點Q1的信號而控制所述第三電壓端V3與所述第二級聯輸出端Gout2’之間接通;或者，所述第二下拉生成模塊402響應于第二信號端Vclock2的信號而控制所述第二信號端Vclock2與所述第二下拉節點Q2之間接通；以及，所述第三下拉控制模塊3021響應于所述第二下拉節點Q2的信號而控制所述第二上拉節點P2與所述第三電壓端V3之間和控制所述第四電壓端V4與所述第二輸出端Gout2之間接通;所述第二下拉控制模塊3012響應于所述第二下拉節點Q2的信號而控制所述第一上拉節點P1與所述第三電壓端V3之間和控制所述第四電壓端V4與所述第一輸出端Goutl之間接通;且所述第一級聯輸出模塊601響應于所述第二下拉節點Q2的信號而控制所述第三電壓端V3與所述第一級聯輸出端Goutl’之間接通，所述第二級聯輸出模塊602響應于所述第二下拉節點Q2的信號而控制所述第三電壓端V3與所述第二級聯輸出端Gout2 ’之間接通；[〇〇92]具體結合圖2和圖3a所示，在第四階段T4,第四控制端RESET2輸出高電平信號，而控制第十七晶體管M17和第十九晶體管M19導通，使得第二上拉節點P2的信號為第二電壓端 DIR2輸出的低電平信號、且第二輸出端Gout2的信號為第四電壓端V4輸出的低電平信號。由于在第四階段T4時與第一上拉節點P1和第二上拉節點P2連接的晶體管均為截止狀態，因而不能夠再次阻止第一下拉生成模塊401和第二下拉生成模塊402分別與第一下拉節點Q1和第二下拉節點Q2之間導通。其中，參考圖3a所示，在本申請一實施例中，第一信號端Vclockl 輸出的信號為高電平信號、且第二信號端Vclock2輸出的信號為低電平信號，因而，第一下拉生成模塊401的第十晶體管M10響應第一信號端Vclockl輸出的高電平信號的控制，將高電平信號傳輸至第九晶體管M9的柵極，而后將第九晶體管M9導通后，第一信號端Vclockl輸出的高電平信號輸出至第一下拉節點Q1。第一下拉節點Q1控制第十一晶體管Mil和第十二晶體管M12導通，以及，控制第二十八晶體管M28和第二十九晶體管M29導通，使得第一上拉節點P1和第二上拉節點P2的信號均為第三電壓端V3輸出的低電平信號，以及使得第一輸出端Goutl和第二輸出端Gout2的信號均為第四電壓端V4輸出的低電平信號。并且，第一下拉節點Q1還控制第三十四晶體管M34和第三十六晶體管M36導通，使得第一級聯輸出端Goutl’ 和第二級聯輸出端Gout2’的信號均為第三電壓端V3輸出的低電平信號。[〇〇93]此外，在正向掃描時第二信號端Vclock2的信號還可以為高電平信號，而第一信號端Vclockl的信號為低電平信號，對此本申請不做具體限制。
[0094]或者，參考圖3b所示，為本申請實施例提供的一種反向掃描的時序圖，S卩，沿第二級子單元至第一級子單元進行掃描，此時，第一電壓端DIR1和第二電壓端DIR2輸出的信號反相，即第一電壓端DIR1輸出低電平信號，而第二電壓端DIR2輸出高電平信號，其中，在沿所述第二級子單元至第一級子單元掃描時:[〇〇95]在所述第一階段T1，所述第二輸入模塊102響應于第四控制端RESET2的信號而控制所述第二電壓端DIR2與所述第二上拉節點P2之間、且控制所述第四電壓端V4與所述第二輸出端Gout2之間接通;其中，所述第三上拉控制模塊2021響應于所述第二上拉節點P2的信號而控制所述第二下拉節點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節點Q2 與所述第二下拉生成模塊402之間接通;所述第二上拉控制模塊2012響應于所述第二上拉節點P2的信號而控制所述第一下拉節點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節點Q1與所述第一下拉生成模塊401之間接通;所述第二輸出模塊502響應于所述第二上拉節點P2的信號而控制第二時鐘信號端CK2與所述第二輸出端Gout2之間接通;所述第二級聯輸出模塊602響應于所述第二上拉節點P2的信號而控制所述第二時鐘信號端CK2與所述第二級聯輸出端Gout2 ’之間接通；[〇〇96]具體結合圖2和圖3b所示，在第一階段T1，第四控制端RESET2輸出高點平信號，而控制第十七晶體管M17和第十九晶體管M9導通，使得第二上拉節點P2的信號為第二電壓端 DIR2輸出的高電平信號、且第一輸出端Goutl的信號為第四電壓端V4輸出的低電平信號。第二上拉節點P2控制第二十晶體管M20和第二^^一晶體管M21導通，以及，控制第七晶體管M7 和第八晶體管M8導通，使得第二下拉節點Q2的信號為第三電壓端V3輸出的低電平信號，且使得第一下拉生成模塊401和第二下拉生成模塊402分別與第一下拉節點Q1和第二下拉節點Q2之間的截止。第二上拉節點P2還控制第三十八晶體管M38導通，使得第二級聯輸出端 Gout2’的信號為第二時鐘信號端CK2輸出的低電平信號。第二上拉節點P2還控制第三十晶體管M30導通，第三十晶體管M30將第二時鐘信號端CK2輸出的低電平信號輸出至第二輸出端Gout2。[〇〇97]在所述第二階段T2,所述第二輸出模塊502響應于所述第二上拉節點P2的信號而控制第二時鐘信號端CK2與所述第二輸出端Gout2之間接通，述第二級聯輸出模塊602響應于所述第二上拉節點P2的信號而控制所述第二時鐘信號端CK2與所述第二級聯輸出端 Gout2’之間接通，且所述第二時鐘信號端CK2輸出的信號為所述掃描信號；以及，所述第一輸入模塊101響應于第二控制端RESET1的信號而控制第二電壓端DIR2與所述第一上拉節點 P1之間和控制第四電壓端V4與所述第一輸出端Goutl之間接通;其中，所述第三上拉控制模塊2021響應于所述第二上拉節點P2的信號而控制所述第二下拉節點Q2與所述第三電壓端 V3之間接通、且控制所述第二下拉節點Q2與所述第二下拉生成模塊402之間接通;所述第二上拉控制模塊2012響應于所述第二上拉節點P2的信號而控制所述第一下拉節點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節點Q1與所述第一下拉生成模塊401之間接通;所述第二輸出模塊502響應于所述第二上拉節點P2的信號而控制第二時鐘信號端CK2與所述第二輸出端Gout2之間接通；以及，所述第一上拉控制模塊2011響應于所述第一上拉節點P1的信號而控制所述第一下拉節點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節點Q1與所述第一下拉生成模塊401之間截止;所述第四上拉控制模塊2022響應于所述第一上拉節點P1的信號而控制所述第二下拉節點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節點Q2與所述第二下拉生成模塊402之間截止;所述第一輸出模塊501響應于所述第一上拉節點P1的信號而控制第一時鐘信號端CK1與所述第一輸出端Goutl之間接通； 所述第一級聯輸出模塊601響應于所述第一上拉節點P1的信號而控制所述第一時鐘信號端 CK1與所述第一級聯輸出端Gout 1’之間接通；[〇〇98]具體結合圖2和圖3b所示，在第二階段T2,此時第三十晶體管M30將第二時鐘信號端CK2輸出的高電平信號(即掃描信號)輸出至第二輸出端Gout2和第二自舉電容C2的一極板，第二輸出端Gout2對與其連接的柵極線進行掃描，且第二自舉電容C2將連接另一極板的第二上拉節點P2的信號再次拉高；以及，第二級聯輸出端Gout2’同樣輸出第二時鐘信號端 CK2輸出的高電平信號。由于第二節點P2的信號還為更高的高電平信號，因而與第二節點P2 直接或間接連通的晶體管保持第一階段T1的狀態不變。另外，在第二階段T2時第二控制端 RESET1輸出高點平信號，而控制第二晶體管M2和第四晶體管M4導通，使得第一上拉節點P1 的信號為第二電壓端DIR2輸出的高電平信號、且第一輸出端Goutl為第四電壓端V4輸出的低電平信號。第一上拉節點P1控制第五晶體管M5和第六晶體管M6導通，以及，控制第二十二晶體管M22和第二十三晶體管M23導通，使得第一下拉節點Q1和第二下拉節點Q2的信號均為第三電壓端V3輸出的低電平信號，且保持第一下拉生成模塊401與第一下拉節點Q1之間截止和控制第二下拉生成模塊402與第二下拉節點Q2之間截止。第一上拉節點P1還控制第三十五晶體管M35導通，使得第一級聯輸出端Gout 1’輸出第一時鐘信號端CK1輸出的低電平信號。第一上拉節點P1還控制第十五晶體管M15導通，將第一時鐘信號端CK1輸出的低電平信號輸出至第一輸出端Goutl。[〇〇99]在所述第三階段T3,所述第一輸出模塊501響應于所述第一上拉節點P1的信號而控制第一時鐘信號端CK1與所述第一輸出端Gout 1之間接通，所述第一級聯輸出模塊601響應于所述第一上拉節點P1的信號而控制所述第一時鐘信號端CK1與所述第一級聯輸出端 Goutl’之間接通，且所述第一時鐘信號端CK1輸出的信號為所述掃描信號；以及，所述第二輸入模塊102響應于所述第三控制端SET2的信號而控制所述第一電壓端DIR1與所述第二上拉節點P2之間和控制所述第四電壓端V4與所述第二輸出端Gout2之間接通;其中，所述第一上拉控制模塊2011響應于所述第一上拉節點P1的信號而控制所述第一下拉節點Q1與所述第三電壓端V3之間接通、且控制所述第一下拉節點Q1與所述第一下拉生成模塊401之間截止;所述第四上拉控制模塊2022響應于所述第一上拉節點P1的信號而控制所述第二下拉節點Q2與所述第三電壓端V3之間接通、且控制所述第二下拉節點Q2與所述第二下拉生成模塊 402之間截止；
[0100]具體結合圖2和圖3b所示，在第三階段T3,此時第十五晶體管M15將第一時鐘信號端CK1輸出的高電平信號(即掃描信號)輸出至第一輸出端Goutl和第一自舉電容C1的一極板，第一輸出端Goutl對與其連接的柵極線進行掃描，且第一自舉電容C1將連接另一極板的第一上拉節點P1的信號再次拉高；以及，第一級聯輸出端Goutl’同樣輸出第一時鐘信號端 CK1輸出的高電平信號。由于第一節點P1的信號還為更高的高電平信號，因而與第一節點P1 直接或間接連通的晶體管保持第二階段T2的狀態不變。另外，在第三階段T3時第三控制端 SET2輸出高電平信號，而控制第十六晶體管M16和第十八晶體管M18導通，使得第二上拉節點P2的信號為第一電壓端DIR1輸出的低電平信號、且第二輸出端Gout2的信號為第四電壓端V4輸出的低電平信號;此時，與第二上拉節點P2連接的晶體管均為截止狀態。
[0101]在所述第四階段T4,所述第一輸入模塊101響應于所述第一控制端SET1的信號而控制第一電壓端DIR1與所述第一上拉節點P1之間和控制所述第四電壓端V4與所述第一輸出端Gout 1之間接通;其中，所述第一下拉生成模塊401響應于第一信號端Vclockl的信號而控制所述第一信號端Vclockl和控制所述第一下拉節點Q1之間接通；以及，所述第一下拉控制模塊3011響應于所述第一下拉節點Q1的信號而控制所述第一上拉節點P1與所述第三電壓端V3之間和控制所述第四電壓端V4與所述第一輸出端Goutl之間接通;所述第四下拉控制模塊3022響應于所述第一下拉節點Q1的信號而控制所述第二上拉節點P2與所述第三電壓端V3之間和控制所述第四電壓端V4與所述第二輸出端Gout2之間接通;且所述第一級聯輸出模塊601響應于所述第一下拉節點Q1的信號而控制所述第三電壓端V3與所述第一級聯輸出端Goutl’之間接通，所述第二級聯輸出模塊602響應于所述第一下拉節點Q1的信號而控制所述第三電壓端V3與所述第二級聯輸出端Gout2 ’之間接通;或者，所述第二下拉生成模塊402響應于第二信號端Vclock2的信號而控制所述第二信號端Vclock2與所述第二下拉節點Q2之間接通；以及，所述第三下拉控制模塊3021響應于所述第二下拉節點Q2的信號而控制所述第二上拉節點P2與所述第三電壓端V3之間和控制所述第四電壓端V4與所述第二輸出端Gout2之間接通;所述第二下拉控制模塊3012響應于所述第二下拉節點Q2的信號而控制所述第一上拉節點P1與所述第三電壓端V3之間和控制所述第四電壓端V4與所述第一輸出端Goutl之間接通;且所述第一級聯輸出模塊601響應于所述第二下拉節點Q2的信號而控制所述第三電壓端V3與所述第一級聯輸出端Goutl’之間接通，所述第二級聯輸出模塊 602響應于所述第二下拉節點Q2的信號而控制所述第三電壓端V3與所述第二級聯輸出端 Gout2’之間接通。[〇1〇2]具體結合圖2和圖3b所示，在第四階段T4,第一控制端SET1輸出高電平信號，而控制第一晶體管Ml和第三晶體管M3導通，使得第一上拉節點P1的信號為第一電壓端DIR1輸出的低電平信號、且第一輸出端Goutl的信號為第四電壓端V4輸出的低電平信號。由于在第四階段T4時與第一上拉節點P1和第二上拉節點P2連接的晶體管均為截止狀態，因而不能夠再次阻止第一下拉生成模塊401和第二下拉生成模塊402分別與第一下拉節點Q1和第二下拉節點Q2之間導通。其中，參考圖3b所示，在本申請一實施例中，第一信號端Vclockl輸出的信號為低電平信號、且第二信號端Vclock2輸出的信號為高電平信號，因而，第二下拉生成模塊402的第二十五晶體管M25響應第二信號端Vclock2輸出的高電平信號的控制，將高電平信號傳輸至第二十四晶體管M24的柵極，而后將第二十四晶體管M24導通后，第二信號端 Vclock2輸出的高電平信號輸出至第二下拉節點Q2。第二下拉節點Q2控制第二十六晶體管 M26和第二十七晶體管M27，以及，控制第十三晶體管M13和第十四晶體管M14導通，使得第二上拉節點P2和第一上拉節點P1的信號均為第三電壓端V3輸出的低電平信號，以及使得第二輸出端Gout2和第一輸出端Goutl的信號均為第四電壓端V4輸出的低電平信號。并且，第二下拉節點Q2還控制第三十三晶體管M33和第三十七晶體管M37導通，使得第一級聯輸出端 Gout 1’和第二級聯輸出端Gout 2 ’均輸出第三電壓端V3輸出的低電平信號。[〇1〇3]此外，在反向掃描時第二信號端Vclock2的信號還可以為低電平信號，而第一信號端Vclockl的信號為高電平信號，對此本申請不做具體限制。
[0104]進一步的，為了避免出現開機絮亂的問題，本申請實施例提供的雙向掃描單元還包括第一初始化模塊和第二初始化模塊;第一初始化模塊和第二初始化模塊用于在掃描之前，對雙向掃描單元中第一上拉節點和第二上拉節點的信號進行復位。具體參考圖4所示， 為本申請實施例提供的又一種雙向掃描單元的結構示意圖，其中，所述雙向掃描單元還包括:[〇1〇5]與所述第一上拉節點P1連接的第一初始化模塊701，以及，與所述第二上拉節點P2 連接的第二初始化模塊702;[〇1〇6]其中，所述第一初始化模塊701響應于復位控制端Re_all的信號而控制所述第一上拉節點P1與復位電壓端V0之間的接通狀態，以及，所述第二初始化模塊響702應于所述復位控制端Re_all的信號而控制所述第二上拉節點P2與所述復位電壓端V0之間的接通狀態。
[0107]其中，本申請實施例提供的所述第一初始化模塊701包括:第三^^一晶體管M31; [〇1〇8]所述第三十一晶體管M31的柵極連接至所述復位控制端Re_all，所述第三十一晶體管M31的第一端連接至所述復位電壓端V0,所述第三十一晶體管M31的第二端連接至所述第一上拉節點P1;[〇1〇9]所述第一初始化模塊701和第二初始化模塊702的組成結構可以相同，S卩，以及，所述第二初始化模塊702包括:第三十二晶體管M32;[〇11〇]所述第三十二晶體管M32的柵極連接至所述復位控制端Re_all，所述第三十二晶體管M32的第一端連接至所述復位電壓端V0,所述第三十二晶體管M32的第二端連接至所述第二上拉節點P2。[〇111]需要說明的是，本申請實施例提供的雙向掃描單元為上述圖3a和圖3b所對應實施例提供的雙向掃描單元時，本申請提供的第三i^一晶體管M31和第三十二晶體管M32可以為 N型晶體管，復位控制端Re_all在雙向掃描單元掃描前為高電平信號，以將第三十一晶體管 M31和第三十二晶體管M32導通，將為低電平信號的復位電壓端V0輸出的信號分別傳輸至第一上拉節點P1和第二上拉節點P2,以對第一上拉節點P1和第二上拉節點P2進行信號復位， 避免出現開機絮亂的問題。
[0112]此外，本申請實施例提供的第一初始化模塊和第二初始化模塊還可以通過對下拉節點進行電位控制，以間接達到對上拉節點復位的目的。具體參考圖5所示，為本申請實施例提供的又一種雙向掃描單元的結構示意圖，其中，所述雙向掃描單元包括:[〇113]與所述第一下拉節點Q1連接的第一初始化模塊701，以及，與所述第二下拉節點Q2 連接的第二初始化模塊702;[〇114]其中，所述第一初始化模塊701響應于復位控制端Re_all的信號而控制所述第一下拉節點Q1與所述復位控制端Re_all之間的接通狀態，以及，所述第二初始化模塊702響應于所述復位控制端Re_all的信號而控制所述第二下拉節點Q2與所述復位控制端Re_all之間的接通狀態。[〇115]其中，本申請提供的所述第一初始化模塊701包括:第三^^一晶體管M31;[〇116]所述第三十一晶體管M31的柵極和第一端均連接至所述復位控制端Re_all，所述第三十一晶體管M31的第二端連接至所述第一下拉節點Q1;[〇117]所述第一初始化模塊701和第二初始化模塊702的組成結構可以相同，S卩，以及，所述第二初始化模塊702包括:第三十二晶體管M32;[〇118]所述第三十二晶體管M32的柵極和第一端均連接至所述復位控制端Re_all，所述第三十二晶體管M32的第二端連接至所述第二下拉節點Q2。
[0119]需要說明的是，本申請實施例提供的雙向掃描單元為上述圖3a和圖3b所對應實施例提供的雙向掃描單元時，本申請提供的第三i^一晶體管M31和第三十二晶體管M32可以為 N型晶體管，復位控制端Re_all在雙向掃描單元掃描前為高電平信號，以將第三十一晶體管 M31和第三十二晶體管M32導通，將為高電平信號的復位控制端Re_all輸出的信號分別傳輸至第一下拉節點Q1和第二下拉節點Q2，通過第一下拉節點Q1和第二下拉節點Q2分別連接的下拉控制模塊，將第一上拉節點P1和第二上拉節點P2均與第三電壓端V3之間接通，進而通過第三電壓端V3的信號對第一上拉節點P1和第二上拉節點P2進行復位，避免出現開機絮亂的問題。
[0120]此外，本申請實施例還提供了一種柵極驅動電路，所述柵極驅動電路包括的n級雙向掃描單元為第一級雙向掃描單元至第n級雙向掃描單元，其中，每一級雙向掃描單元均為上述任意一實施例所述的雙向掃描單元，n為不小于2的整數。
[0121]其中，參考圖6所示，為本申請實施例提供的一種柵極驅動電路的結構示意圖，其中，定義相鄰兩級所述雙向掃描單元為第i級雙向掃描單元li和第i+1級雙向掃描單元l(i+ l)，i為不大于n的正整數；
[0122]所述第i級雙向掃描單元li的第一級聯輸出端Goutl’與所述第i + 1級雙向掃描單元1 (i + 1)的第一控制端SET1相連，所述第i + 1級雙向掃描單元1 (i + 1)的第一級聯輸出端 Goutl’與所述第i級雙向掃描單元li的第二控制端RESET1相連；
[0123]所述第i級雙向掃描單元li的第二級聯輸出端Gout2’與所述第i + 1級雙向掃描單元1 (i + 1)的第三控制端SET2相連，所述第i + 1級雙向掃描單元1 (i + 1)的第二級聯輸出端 Gout2’與所述第i級雙向掃描單元li的第四控制端RESET2相連；
[0124]以及，奇數級雙向掃描單元的第一時鐘信號端CK1為同一信號端、且第二時鐘信號端CK2為同一信號端，偶數級雙向掃描單元的第一時鐘信號端CK1為同一信號端、且第二時鐘信號端CK2為同一信號端。
[0125]需要說明的是，在本申請實施例提供的柵極驅動電路中，在正向掃描時，第一級雙向掃描單元的第一控制端SET1和第三控制端SET2均通過外接信號線提供初始的控制信號； 以及，在反向掃描時，第n級雙向掃描單元的第二控制端RESEI1和第四控制端RESET2均通過外接的信號線提供初始的控制信號。此外，由于在掃描過程中需要級聯的n級雙向掃描單元的所有輸出端逐級輸出掃描信號，因此，在正向掃描時，第一級雙向掃描單元對應的第一時鐘信號端輸出掃描信號后其第二時鐘信號端輸出掃描信號；同樣的，第二級雙向掃描單元對應的第一時鐘信號端輸出掃描信號后其第二時鐘信號端輸出掃描信號，并且，第一級雙向掃描單元的第二時鐘信號端輸出掃描信號后，第二級雙向掃描單元的第一時鐘信號端輸出掃描信號。以及，在反向掃描時，第n級雙向掃描單元對應的第二時鐘信號端輸出掃描信號后其第一時鐘端輸出掃描信號；同樣的，第n-1雙向掃描單元對應的第二時鐘信號端輸出掃描信號后其第一時鐘信號端輸出掃描信號，并且，第n級雙向掃描單元的第一時鐘信號端輸出掃描信號后，第n-1級雙向掃描單元的第二時鐘信號端輸出掃描信號。
[0126]此外，在實際應用中，本申請提供的所述第一時鐘信號端和第二時鐘信號端輸出的信號相位差為180度，其中，第一時鐘信號端和第二時鐘信號端輸出的信號的頻率相同， 且在正向掃描時，第二時鐘信號端相較于第一時鐘信號端延遲預設時間輸出；以及，在反向掃描時，第一時鐘信號端相較于第二時鐘信號端延遲預設時間輸出。對于級聯的多級雙向掃描單元，在正向掃描時，后一級雙向掃描單元的第一時鐘信號端相較于前一級雙向掃描單元的第二時鐘信號端延遲預設時間輸出；以及，在反向掃描時，后一級雙向掃描單元的第二時鐘信號端相較于前一級雙向掃描單元的第一時鐘信號端延遲預設之間輸出。其中，本申請對于預設時間不做具體限制。
[0127]本申請實施例提供了一種雙向掃描單元、驅動方法及柵極驅動電路，雙向掃描單元包括有第一級子單元和第二級子單元，雙向掃描單元可以沿第一級子單元至第二級子單元的方向逐級輸出掃描信號，還可以沿第二級子單元至第一級子單元的方向逐級輸出掃描信號，且在掃描過程中，第一級子單元和第二級子單元相互配合，使在當前級子單元輸出掃描信號時，另一級子單元不輸出掃描信號。本申請實施例提供的技術方案，雙向掃描單元能夠逐級輸出兩級掃描信號，且通過第一級子單元和第二級子單元相互作用而簡化雙向掃描單元的結構，并且滿足柵極驅動電路的多樣性的需求。
[0128]對所公開的實施例的上述說明，使本領域專業技術人員能夠實現或使用本發明。 對這些實施例的多種修改對本領域的專業技術人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發明的精神或范圍的情況下，在其它實施例中實現。因此，本發明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。
【主權項】
1.一種雙向掃描單元，其特征在于，所述雙向掃描單元包括第一級子單元和第二級子 單元，其中，所述第一級子單元包括:第一輸入模塊、第一上拉節點、第一上拉控制模塊、第 二上拉控制模塊、第一下拉節點、第一下拉控制模塊、第一下拉控制模塊、第一下拉生成模 塊、第一輸出模塊、第一輸出端、第一級聯輸出模塊和第一級聯輸出端；以及，所述第二級子 單元包括:第二輸入模塊、第二上拉節點、第三上拉控制模塊、第四上拉控制模塊、第二下拉 節點、第三下拉控制模塊、第四下拉控制模塊、第二下拉生成模塊、第二輸出模塊、第二輸出 端、第二級聯輸出模塊和第二級聯輸出端；所述第一輸入模塊響應于第一控制端的信號而控制第一電壓端與所述第一上拉節點 之間和控制第四電壓端與所述第一輸出端之間的接通狀態，以及響應于第二控制端的信號 而控制第二電壓端與所述第一上拉節點之間和控制所述第四電壓端與所述第一輸出端之 間的接通狀態，其中，所述第一電壓端和第二電壓端輸出的信號的電平相反；所述第二輸入模塊響應于第三控制端的信號而控制所述第一電壓端與所述第二上拉 節點之間和控制所述第四電壓端與所述第二輸出端之間的接通狀態，或者響應于第四控制 端的信號而控制所述第二電壓端與所述第二上拉節點之間和控制所述第四電壓端與所述 第二輸出端的之間接通狀態，其中，所述第一輸入模塊和第二輸入模塊的結構相同；所述第一上拉控制模塊響應于所述第一上拉節點的信號而控制所述第一下拉節點與 第三電壓端之間和控制所述第一下拉節點與所述第一下拉生成模塊之間的接通狀態;所述 第二上拉控制模塊響應于所述第二上拉節點的信號而控制所述第一下拉節點與所述第三 電壓端之間和控制所述第一下拉節點與所述第一下拉生成模塊之間的接通狀態，且所述第 三電壓端輸出電壓小于第四電壓端輸出電壓；所述第三上拉控制模塊響應于所述第二上拉節點的信號而控制所述第二下拉節點與 所述第三電壓端之間和控制所述第二下拉節點與所述第二下拉生成模塊之間的接通狀態； 所述第四上拉控制模塊響應于所述第一上拉節點的信號而控制所述第二下拉節點與所述 第三電壓端之間和控制所述第二下拉節點與所述第二下拉生成模塊之間的接通狀態，其 中，所述第一上拉控制模塊和第三上拉控制模塊的結構相同，且所述第二上拉控制模塊和 第四上拉控制模塊的結構相同；所述第一下拉生成模塊響應于第一信號端的信號而控制所述第一信號端和所述第一 下拉節點之間的接通狀態；所述第二下拉生成模塊響應于第二信號端的信號而控制所述第二信號端與所述第二 下拉節點之間的接通狀態，且所述第一下拉生成模塊和第二下拉生成模塊的結構相同； 所述第一下拉控制模塊響應于所述第一下拉節點的信號而控制所述第一上拉節點與 所述第三電壓端之間和控制所述第四電壓端與所述第一輸出端之間的接通狀態;所述第二 下拉控制模塊響應于所述第二下拉節點的信號而控制所述第一上拉節點與所述第三電壓 端之間和控制所述第四電壓端與所述第一輸出端之間的接通狀態；所述第三下拉控制模塊響應于所述第二下拉節點的信號而控制所述第二上拉節點與 所述第三電壓端之間和控制所述第四電壓端與所述第二輸出端之間的接通狀態;所述第四 下拉控制模塊響應于所述第一下拉節點的信號而控制所述第二上拉節點與所述第三電壓 端之間和控制所述第四電壓端與所述第二輸出端之間的接通狀態，其中，所述第一下拉控 制模塊和第三下拉控制模塊的結構相同，且所述第而下拉控制模塊和第四下拉控制模塊的結構相同；所述第一輸出模塊響應于所述第一上拉節點的信號而控制第一時鐘信號端與所述第 一輸出端之間的接通狀態，以及，所述第二輸出模塊響應于所述第二上拉節點的信號而控 制第二時鐘信號端與所述第二輸出端之間的接通狀態，其中，所述第一時鐘信號端和第二 時鐘信號端輸出的信號相位差為180度，且所述第一輸出模塊和第二輸出模塊的結構相同；所述第一級聯輸出模塊響應于所述第一下拉節點或第二下拉節點的信號而控制所述 第三電壓端與所述第一級聯輸出端之間的接通狀態，以及響應于所述第一上拉節點的信號 而控制所述第一時鐘信號端與所述第一級聯輸出端之間的接通狀態；以及，所述第二級聯輸出模塊響應于所述第二下拉節點或第一下拉節點的信號而控制 所述第三電壓端與所述第二級聯輸出端之間的接通狀態，以及響應于所述第二上拉節點的 信號而控制所述第二時鐘信號端與所述第二級聯輸出端之間的接通狀態，其中，所述第一 級聯輸出模塊和第二級聯輸出模塊的結構相同。2.根據權利要求1所述的雙向掃描單元，其特征在于，所述第一輸入模塊包括:第一晶 體管、第二晶體管、第三晶體管和第四晶體管；所述第一晶體管的柵極連接至所述第一控制端，所述第一晶體管的第一端連接至所述 第一電壓端，所述第一晶體管的第二端連接至所述第一上拉節點；所述第二晶體管的柵極 連接至所述第二控制端，所述第二晶體管的第一端連接至所述第二電壓端，所述第二晶體 管的第二端連接至所述第一上拉節點；所述第三晶體管的柵極連接至所述第一控制端，所 述第三晶體管的第一端連接至所述第四電壓端，所述第三晶體管的第二端連接至所述第一 輸出端;所述第四晶體管的柵極連接至所述第二控制端，所述第四晶體管的第一端連接至 所述第四電壓端，所述第四晶體管的第二端連接至所述第一輸出端；以及，所述第二輸入模塊包括:第十六晶體管、第十七晶體管、第十八晶體管和第十九 晶體管；所述第十六晶體管的柵極連接至所述第三控制端，所述第十六晶體管的第一端連接至 所述第一電壓端，所述第十六晶體管的第二端連接至所述第二上拉節點；所述第十七晶體 管的柵極連接至所述第四控制端，所述第十七晶體管的第一端連接至所述第二電壓端，所 述第十七晶體管的第二端連接至所述第二上拉節點;所述第十八晶體管的柵極連接至所述 第三控制端，所述第十八晶體管的第一端連接至所述第四電壓端，所述第十八晶體管的第 二端連接至所述第二輸出端;所述第十九晶體管的柵極連接至所述第四控制端，所述第十 九晶體管的第一端連接至所述第四電壓端，所述第十九晶體管的第二端連接至所述第二輸 出端。3.根據權利要求1所述的雙向掃描單元，其特征在于，所述第一上拉控制模塊包括:第 五晶體管和第六晶體管；所述第五晶體管的柵極連接至所述第一上拉節點，所述第五晶體管的第一端連接至所 述第三電壓端，所述第五晶體管的第二端連接至所述第一下拉節點；所述第六晶體管的柵 極連接至所述第一上拉節點，所述第六晶體管的第一端連接至所述第三電壓端，所述第六 晶體管的第二端連接至所述第一下拉生成模塊；以及，所述第三上拉控制模塊包括:第二十晶體管和第二十一晶體管；所述第二十晶體管的柵極連接至所述第二上拉節點，所述第二十晶體管的第一端連接至所述第三電壓端，所述第二十晶體管的第二端連接至所述第二下拉節點；所述第二十一 晶體管的柵極連接至所述第二上拉節點，所述第二十一晶體管的第一端連接至所述第三電 壓端，所述第二十一晶體管的第二端連接至所述第二下拉生成模塊。4.根據權利要求3所述的雙向掃描單元，其特征在于，所述第二上拉控制模塊包括:第 七晶體管和第八晶體管；所述第七晶體管的柵極連接至所述第二上拉節點，所述第七晶體管的第一端連接至所 述第三電壓端，所述第七晶體管的第二端連接至所述第一下拉節點；所述第八晶體管的柵 極連接至所述第二上拉節點，所述第八晶體管的第一端連接至所述第三電壓端，所述第八 晶體管的第二端連接至所述第一下拉生成模塊；以及，所述第四上拉控制模塊包括:第二十二晶體管和第二十三晶體管；所述第二十二晶體管的柵極連接至所述第一上拉節點，所述第二十二晶體管的第一端 連接至所述第三電壓端，所述第二十二晶體管的第二端連接至所述第二下拉節點；所述第 二十三晶體管的柵極連接至所述第一上拉節點，所述第二十三晶體管的第一端連接至所述 第三電壓端，所述第二十三晶體管的第二端連接至所述第二下拉生成模塊。5.根據權利要求4所述的雙向掃描單元，其特征在于，所述第一下拉生成模塊包括:第 九晶體管和第十晶體管；所述第九晶體管的柵極連接至所述第六晶體管和第八晶體管的第二端，所述第九晶體 管的第一端連接至所述第一信號端，所述第九晶體管的第二端連接至所述第一下拉節點； 所述第十晶體管的柵極和第一端均連接至所述第一信號端，所述第十晶體管的第二端連接 至所述第六晶體管和第八晶體管的第二端；以及，所述第二下拉生成模塊包括:第二十四晶體管和第二十五晶體管；所述第二十四晶體管的柵極連接至所述第二十一晶體管和第二十三晶體管的第二端， 所述第二十四晶體管的第一端連接至所述第二信號端，所述第二十四晶體管的第二端連接 至所述第二下拉節點；所述第二十五晶體管的柵極和第一端均連接至所述第二信號端，所 述第二十五晶體管的第二端連接至所述第二十一晶體管和第二十三晶體管的第二端。6.根據權利要求5所述的雙向掃描單元，其特征在于，所述第六晶體管和第八晶體管的 寬長比均大于所述第十晶體管的寬長比；以及，所述第二十一晶體管和第二十三晶體管的寬長比均大于所述第二十五晶體管的 寬長比。7.根據權利要求1所述的雙向掃描單元，其特征在于，所述第一下拉控制模塊包括:第 十一晶體管和第十二晶體管；所述第十一晶體管的柵極連接至所述第一下拉節點，所述第十一晶體管的第一端連接 至所述第三電壓端，所述第十一晶體管的第二端連接至所述第一上拉節點；所述第十二晶 體管的柵極連接至所述第一下拉節點，所述第十二晶體管的第一端連接至所述第四電壓 端，所述第十二晶體管的第二端連接至所述第一輸出端；以及，所述第三下拉控制模塊包括:第二十六晶體管和第二十七晶體管；所述第二十六晶體管的柵極連接至所述第二下拉節點，所述第二十六晶體管的第一端 連接至所述第三電壓端，所述第二十六晶體管的第二端連接至所述第二上拉節點；所述第 二十七晶體管的柵極連接至所述第二下拉節點，所述第二十七晶體管的第一端連接至所述第四電壓端，所述第二十七晶體管的第二端連接至所述第二輸出端。8.根據權利要求7所述的雙向掃描單元，其特征在于，所述第二下拉控制模塊包括:第 十三晶體管和第十四晶體管；所述第十三晶體管的柵極連接至所述第二下拉節點，所述第十三晶體管的第一端連接 至所述第三電壓端，所述第十三晶體管的第二端連接至所述第一上拉節點；所述第十四晶 體管的柵極連接至所述第二下拉節點，所述第十四晶體管的第一端連接至所述第四電壓 端，所述第十四晶體管的第二端連接至所述第一輸出端；以及，所述第四下拉控制模塊包括:第二十八晶體管和第二十九晶體管；所述第二十八晶體管的柵極連接至所述第一下拉節點，所述第二十八晶體管的第一端 連接至所述第三電壓端，所述第二十八晶體管的第二端連接至所述第二上拉節點；所述第 二十九晶體管的柵極連接至所述第一下拉節點，所述第二十九晶體管的第一端連接至所述 第四電壓端，所述第二十九晶體管的第二端連接至所述第二輸出端。9.根據權利要求1所述的雙向掃描單元，其特征在于，所述第一輸出模塊包括:第十五 晶體管和第一自舉電容；所述第十五晶體管的柵極和所述第一自舉電容的第一極板均連接至所述第一上拉節 點，所述第十五晶體管的第一端連接至所述第一時鐘信號端，所述第十五晶體管的第二端 和所述第一自舉電容的第二極板相連接為所述第一輸出端；以及，所述第二輸出模塊包括:第三十晶體管和第二自舉電容；所述第三十晶體管的柵極和所述第二自舉電容的第一極板均連接至所述第二上拉節 點，所述第三十晶體管的第一端連接至所述第二時鐘信號端，所述第三十晶體管的第二端 和所述第二自舉電容的第二極板相連接為所述第二輸出端。10.根據權利要求1所述的雙向掃描單元，其特征在于，所述第一級聯輸出模塊包括:第 三十三晶體管、第三十四晶體管和第三十五晶體管；所述第三十三晶體管的柵極連接至所述第二下拉節點，所述第三十三晶體管的第一端 連接至所述第三電壓端，所述第三十三晶體管的第二端連接至所述第一級聯輸出端;所述 第三十四晶體管的柵極連接至所述第一下拉節點，所述第三十四晶體管的第一端連接至所 述第三電壓端，所述第三十四晶體管的第二端連接至所述第一級聯輸出模塊的輸出端;所 述第三十五晶體管的柵極連接至所述第一上拉節點，所述第三十五晶體管的第一端連接至 所述第一時鐘信號端，所述第三十五晶體管的第二端連接至所述第一級聯輸出端；以及，所述第二級聯輸出模塊包括:第三十六晶體管、第三十七晶體管和第三十八晶體 管；所述第三十六晶體管的柵極連接至所述第一下拉節點，所述第三十六晶體管的第一端 連接至所述第三電壓端，所述第三十六晶體管的第二端連接至所述第二級聯輸出模塊的輸 出端;所述第三十七晶體管的柵極連接至所述第二下拉節點，所述第三十七晶體管的第一 端連接至所述第三電壓端，所述第三十七晶體管的第二端連接至所述第二級聯輸出端;所 述第三十八晶體管的柵極連接至所述第二上拉節點，所述第三十八晶體管的第一端連接至 所述第二時鐘信號端，所述第三十八晶體管的第二端連接至所述第二級聯輸出端。11.根據權利要求1所述的雙向掃描單元，其特征在于，所述第一信號端和第二信號端 輸出的信號的電平相反，且所述第一信號端和第二信號端輸出的信號為幀反轉信號。12.根據權利要求1所述的雙向掃描單元，其特征在于，所述雙向掃描單元還包括:與所 述第一上拉節點連接的第一初始化模塊，以及，與所述第二上拉節點連接的第二初始化模 塊；其中，所述第一初始化模塊響應于復位控制端的信號而控制所述第一上拉節點與復位 電壓端之間的接通狀態，以及，所述第二初始化模塊響應于所述復位控制端的信號而控制 所述第二上拉節點與所述復位電壓端之間的接通狀態。13.根據權利要求12所述的雙向掃描單元，其特征在于，所述第一初始化模塊包括:第三i^一晶體管；所述第三十一晶體管的柵極連接至所述復位控制端，所述第三十一晶體管的第一端連 接至所述復位電壓端，所述第三十一晶體管的第二端連接至所述第一上拉節點；以及，所述第二初始化模塊包括:第三十二晶體管；所述第三十二晶體管的柵極連接至所述復位控制端，所述第三十二晶體管的第一端連 接至所述復位電壓端，所述第三十二晶體管的第二端連接至所述第二上拉節點。14.根據權利要求1所述的雙向掃描單元，其特征在于，所述雙向掃描單元還包括:與所 述第一下拉節點連接的第一初始化模塊，以及，與所述第二下拉節點連接的第二初始化模 塊；其中，所述第一初始化模塊響應于復位控制端的信號而控制所述第一下拉節點與所述 復位控制端之間的接通狀態，以及，所述第二初始化模塊響應于所述復位控制端的信號而 控制所述第二下拉節點與所述復位控制端之間的接通狀態。15.根據權利要求14所述的雙向掃描單元，其特征在于，所述第一初始化模塊包括:第三i^一晶體管；所述第三十一晶體管的柵極和第一端均連接至所述復位控制端，所述第三十一晶體管 的第二端連接至所述第一下拉節點；以及，所述第二初始化模塊包括:第三十二晶體管；所述第三十二晶體管的柵極和第一端均連接至所述復位控制端，所述第三十二晶體管 的第二端連接至所述第二下拉節點。16.—種驅動方法，其特征在于，應用于權利要求1?15任意一項所述的雙向掃描單元， 所述驅動方法包括:第一階段、第二階段、第三階段和第四階段，其中，在沿所述第一級子單 元至第二級子單元掃描時:在所述第一階段，所述第一輸入模塊響應于所述第一控制端的信號而控制第一電壓端 與所述第一上拉節點之間和控制第四電壓端與所述第一輸出端之間接通;其中，所述第一 上拉控制模塊響應于所述第一上拉節點的信號而控制所述第一下拉節點與所述第三電壓 端之間、且控制所述第一下拉節點與所述第一下拉生成模塊之間截止，以及，所述第四上拉 控制模塊響應于所述第一上拉節點的信號而控制所述第二下拉節點與所述第三電壓端之 間接通、且控制所述第二下拉節點與所述第二下拉生成模塊之間截止;所述第一輸出模塊 響應于所述第一上拉節點的信號而控制第一時鐘信號端與所述第一輸出端之間接通;所述 第一級聯輸出模塊響應于所述第一上拉節點的信號而控制所述第一時鐘信號端與所述第 一級聯輸出端之間接通；在所述第二階段，所述第一輸出模塊響應于所述第一上拉節點的信號而控制第一時鐘信號端與所述第一輸出端之間接通，所述第一級聯輸出模塊響應于所述第一上拉節點的信 號而控制所述第一時鐘信號端與所述第一級聯輸出端之間接通，且所述第一時鐘信號端輸 出信號為掃描信號；以及，所述第二輸入模塊響應于第三控制端的信號而控制所述第一電 壓端與所述第二上拉節點之間、且控制所述第四電壓端與所述第二輸出端之間接通;其中， 所述第一上拉控制模塊響應于所述第一上拉節點的信號而控制所述第一下拉節點與所述 第三電壓端之間接通、且控制所述第一下拉節點與所述第一下拉生成模塊之間截止;所述 第二上拉控制模塊響應于所述第二上拉節點的信號而控制所述第一下拉節點與所述第三 電壓端之間接通、且控制所述第一下拉節點與所述第一下拉生成模塊之間截止；以及，所述 第三上拉控制模塊響應于所述第二上拉節點的信號而控制所述第二下拉節點與所述第三 電壓端之間接通、且控制所述第二下拉節點與所述第二下拉生成模塊之間截止;所述第四 上拉控制模塊響應于所述第一上拉節點的信號而控制所述第二下拉節點與所述第三電壓 端之間接通、且控制所述第二下拉節點與所述第二下拉生成模塊之間截止;所述第二輸出 模塊響應于所述第二上拉節點的信號而控制第二時鐘信號端與所述第二輸出端之間接通； 所述第二級聯輸出模塊響應于所述第二上拉節點的信號而控制所述第二時鐘信號端與所 述第二級聯輸出端之間接通；在所述第三階段，所述第二輸出模塊響應于所述第二上拉節點的信號而控制第二時鐘 信號端與所述第二輸出端之間接通，所述第二級聯輸出模塊響應于所述第二上拉節點的信 號而控制所述第二時鐘信號端與所述第二級聯輸出端之間接通，且所述第二時鐘信號端輸 出信號為掃描信號；以及，所述第一輸入模塊響應于所述第二控制端的信號而控制第二電 壓端與所述第一上拉節點之間和控制所述第四電壓端與所述第一輸出端之間接通;其中， 所述第三上拉控制模塊響應于所述第二上拉節點的信號而控制所述第二下拉節點與所述 第三電壓端之間接通、且控制所述第二下拉節點與所述第二下拉生成模塊之間截止;所述 第二上拉控制模塊響應于所述第二上拉節點的信號而控制所述第一下拉節點與所述第三 電壓端之間接通、且控制所述第一下拉節點與所述第一下拉生成模塊之間截止；在所述第四階段，所述第二輸入模塊響應于所述第四控制端的信號而控制所述第二電 壓端與所述第二上拉節點之間和控制所述第四電壓端與所述第二輸出端之間接通；其中，所述第一下拉生成模塊響應于第一信號端的信號而控制所述第一信號端和控制 所述第一下拉節點之間接通；以及，所述第一下拉控制模塊響應于所述第一下拉節點的信 號而控制所述第一上拉節點與所述第三電壓端之間和控制所述第四電壓端與所述第一輸 出端之間接通;所述第四下拉控制模塊響應于所述第一下拉節點的信號而控制所述第二上 拉節點與所述第三電壓端之間和控制所述第四電壓端與所述第二輸出端之間接通;且所述 第一級聯輸出模塊響應于所述第一下拉節點的信號而控制所述第三電壓端與所述第一級 聯輸出端之間接通，所述第二級聯輸出模塊響應于所述第一下拉節點的信號而控制所述第 三電壓端與所述第二級聯輸出端之間接通;或者，所述第二下拉生成模塊響應于第二信號 端的信號而控制所述第二信號端與所述第二下拉節點之間接通；以及，所述第三下拉控制 模塊響應于所述第二下拉節點的信號而控制所述第二上拉節點與所述第三電壓端之間和 控制所述第四電壓端與所述第二輸出端之間接通;所述第二下拉控制模塊響應于所述第二 下拉節點的信號而控制所述第一上拉節點與所述第三電壓端之間和控制所述第四電壓端 與所述第一輸出端之間接通;且所述第一級聯輸出模塊響應于所述第二下拉節點的信號而控制所述第三電壓端與所述第一級聯輸出端之間接通，所述第二級聯輸出模塊響應于所述 第二下拉節點的信號而控制所述第三電壓端與所述第二級聯輸出端之間接通；或者，在沿所述第二級子單元至第一級子單元掃描時:在所述第一階段，所述第二輸入模塊響應于第四控制端的信號而控制所述第二電壓端 與所述第二上拉節點之間、且控制所述第四電壓端與所述第二輸出端之間接通;其中，所述 第三上拉控制模塊響應于所述第二上拉節點的信號而控制所述第二下拉節點與所述第三 電壓端之間接通、且控制所述第二下拉節點與所述第二下拉生成模塊之間接通;所述第二 上拉控制模塊響應于所述第二上拉節點的信號而控制所述第一下拉節點與所述第三電壓 端之間接通、且控制所述第一下拉節點與所述第一下拉生成模塊之間接通;所述第二輸出 模塊響應于所述第二上拉節點的信號而控制第二時鐘信號端與所述第二輸出端之間接通； 所述第二級聯輸出模塊響應于所述第二上拉節點的信號而控制所述第二時鐘信號端與所 述第二級聯輸出端之間接通；在所述第二階段，所述第二輸出模塊響應于所述第二上拉節點的信號而控制第二時鐘 信號端與所述第二輸出端之間接通，述第二級聯輸出模塊響應于所述第二上拉節點的信號 而控制所述第二時鐘信號端與所述第二級聯輸出端之間接通，且所述第二時鐘信號端輸出 的信號為所述掃描信號；以及，所述第一輸入模塊響應于第二控制端的信號而控制第二電 壓端與所述第一上拉節點之間和控制第四電壓端與所述第一輸出端之間接通;其中，所述 第三上拉控制模塊響應于所述第二上拉節點的信號而控制所述第二下拉節點與所述第三 電壓端之間接通、且控制所述第二下拉節點與所述第二下拉生成模塊之間接通;所述第二 上拉控制模塊響應于所述第二上拉節點的信號而控制所述第一下拉節點與所述第三電壓 端之間接通、且控制所述第一下拉節點與所述第一下拉生成模塊之間接通;所述第二輸出 模塊響應于所述第二上拉節點的信號而控制第二時鐘信號端與所述第二輸出端之間接通； 以及，所述第一上拉控制模塊響應于所述第一上拉節點的信號而控制所述第一下拉節點與 所述第三電壓端之間接通、且控制所述第一下拉節點與所述第一下拉生成模塊之間截止； 所述第四上拉控制模塊響應于所述第一上拉節點的信號而控制所述第二下拉節點與所述 第三電壓端之間接通、且控制所述第二下拉節點與所述第二下拉生成模塊之間截止;所述 第一輸出模塊響應于所述第一上拉節點的信號而控制第一時鐘信號端與所述第一輸出端 之間接通;所述第一級聯輸出模塊響應于所述第一上拉節點的信號而控制所述第一時鐘信 號端與所述第一級聯輸出端之間接通；在所述第三階段，所述第一輸出模塊響應于所述第一上拉節點的信號而控制第一時鐘 信號端與所述第一輸出端之間接通，所述第一級聯輸出模塊響應于所述第一上拉節點的信 號而控制所述第一時鐘信號端與所述第一級聯輸出端之間接通，且所述第一時鐘信號端輸 出的信號為所述掃描信號；以及，所述第二輸入模塊響應于所述第三控制端的信號而控制 所述第一電壓端與所述第二上拉節點之間和控制所述第四電壓端與所述第二輸出端之間 接通;其中，所述第一上拉控制模塊響應于所述第一上拉節點的信號而控制所述第一下拉 節點與所述第三電壓端之間接通、且控制所述第一下拉節點與所述第一下拉生成模塊之間 截止;所述第四上拉控制模塊響應于所述第一上拉節點的信號而控制所述第二下拉節點與 所述第三電壓端之間接通、且控制所述第二下拉節點與所述第二下拉生成模塊之間截止；在所述第四階段，所述第一輸入模塊響應于所述第一控制端的信號而控制第一電壓端與所述第一上拉節點之間和控制所述第四電壓端與所述第一輸出端之間接通；其中，所述第一下拉生成模塊響應于第一信號端的信號而控制所述第一信號端和控制 所述第一下拉節點之間接通；以及，所述第一下拉控制模塊響應于所述第一下拉節點的信 號而控制所述第一上拉節點與所述第三電壓端之間和控制所述第四電壓端與所述第一輸 出端之間接通;所述第四下拉控制模塊響應于所述第一下拉節點的信號而控制所述第二上 拉節點與所述第三電壓端之間和控制所述第四電壓端與所述第二輸出端之間接通;且所述 第一級聯輸出模塊響應于所述第一下拉節點的信號而控制所述第三電壓端與所述第一級 聯輸出端之間接通，所述第二級聯輸出模塊響應于所述第一下拉節點的信號而控制所述第 三電壓端與所述第二級聯輸出端之間接通;或者，所述第二下拉生成模塊響應于第二信號 端的信號而控制所述第二信號端與所述第二下拉節點之間接通；以及，所述第三下拉控制 模塊響應于所述第二下拉節點的信號而控制所述第二上拉節點與所述第三電壓端之間和 控制所述第四電壓端與所述第二輸出端之間接通;所述第二下拉控制模塊響應于所述第二 下拉節點的信號而控制所述第一上拉節點與所述第三電壓端之間和控制所述第四電壓端 與所述第一輸出端之間接通;且所述第一級聯輸出模塊響應于所述第二下拉節點的信號而 控制所述第三電壓端與所述第一級聯輸出端之間接通，所述第二級聯輸出模塊響應于所述 第二下拉節點的信號而控制所述第三電壓端與所述第二級聯輸出端之間接通。17.—種柵極驅動電路，其特征在于，所述柵極驅動電路包括的n級雙向掃描單元為第 一級雙向掃描單元至第n級雙向掃描單元，其中，每一級雙向掃描單元均為權利要求1?15 任意一項所述的雙向掃描單元，n為不小于2的整數。18.根據權利要求17所述的柵極驅動電路，其特征在于，定義相鄰兩級所述雙向掃描單 元為第i級雙向掃描單元和第i+1級雙向掃描單元，i為不大于n的正整數；所述第i級雙向掃描單元的第一級聯輸出端與所述第i + 1級雙向掃描單元的第一控制 端相連，所述第i+1級雙向掃描單元的第一級聯輸出端與所述第i級雙向掃描單元的第二控 制端相連；所述第i級雙向掃描單元的第二級聯輸出端與所述第i+1級雙向掃描單元的第三控制 端相連，所述第i+1級雙向掃描單元的第二級聯輸出端與所述第i級雙向掃描單元的第四控 制端相連；以及，奇數級雙向掃描單元的第一時鐘信號端為同一信號端、且第二時鐘信號端為同 一信號端，偶數級雙向掃描單元的第一時鐘信號端為同一信號端、且第二時鐘信號端為同一信號端。
【文檔編號】G09G3/20GK106023874SQ201610615275
【公開日】2016年10月12日
【申請日】2016年7月29日
【發明人】敦棟梁
【申請人】上海中航光電子有限公司, 天馬微電子股份有限公司