基于fpga芯片的hdlc協議控制器的制造方法
【技術領域】
[0001]本發明涉及一種HDLC(高級數據鏈路控制)協議控制器，具體涉及一種基于FPGA芯片的HDLC協議控制器。
【背景技術】
[0002]隨著城市化進程的加快，城市聚集的社會財富和人口越來越多，由于道路資源的低效率利用以及市區道路的結構性缺陷等原因，使得城市交通問題日益突出。解決城市的交通問題，發展軌道交通則提上了日程，正是在解決長期交通堵塞的有較好的效果，軌道交通得到了較大的發展。
[0003]網絡通訊是地鐵列車正常運行重要的一環，如果網絡通訊工作不正常，上位機就無法對列車各設備實時傳達命令及對設備狀態進行監控，整個列車設備也無法協同工作，因此列車網絡通訊的性能必須可靠。
[0004]目前列車網絡通信總線主要有MVB、CANOPEN、RS-485等，其中RS-485網絡主要是以HDLC協議控制為基礎實現的。HDLC協議目前是借助于HDLC硬件協議芯片來完成，如摩托羅拉公司的MC92460、Intel的82530等。使用HDLC硬件協議芯片存在靈活性差，片內數據存儲器容量有限等缺陷，比如當需要擴大數據緩存的容量時，只能對芯片再外接存儲器或其他電路，導致系統規模增大。另外，使用HDLC硬件協議芯片還會增大印刷線路板的面積，不利于設備的小型化，帶來成本較高的問題。

【發明內容】

[0005]本發明的目的是提供一種基于FPGA (現場可編程門陣列)芯片的HDLC協議控制器，解決了現有的協議控制器需要借助HDLC硬件協議芯片，使用靈活性差、存儲容量有限的技術問題，有利于系統規模小型化，降低設備成本。
[0006]本發明的技術解決方案是:所提供的HDLC協議控制器集成于FPGA芯片上，包括HDLC處理模塊、DSP接口模塊、雙端口 RAM ;HDLC處理模塊與通訊網絡主設備相連，用于接收、處理和發送HDLC幀信息；DSP接口模塊與DSP或者CPU相連，用于轉換DSP總線時序與控制器內部讀寫時序；雙端口 RAM分別與HDLC處理模塊和DSP接口模塊相連，用于接收并暫存通訊網絡主設備和DSP間的HDLC幀信息。
[0007]上述控制器還包括Flash接口模塊；Flash接口模塊分別與HDLC處理模塊和Flash相連，用于轉換Flash讀寫時序與HDLC處理模塊對Flash的操作時序。
[0008]上述控制器還包括寄存器模塊；寄存器模塊分別與HDLC處理模塊和DSP接口模塊相連，用于標識HDLC協議控制器與DSP之間觸發的事件。
[0009]上述寄存器模塊包括狀態寄存器和控制寄存器；狀態寄存器用于標識與HDLC協議控制器工作狀態有關的事件；控制寄存器用于標識DSP控制HDLC協議控制器的事件。
[0010]上述控制器還包括附加數據區；附加數據區分別與HDLC處理模塊和DSP接口模塊相連，用于傳遞DSP和HDLC處理模塊之間通信所用到的附加數據。
[0011]上述附加數據區包括第二寄存器和第二雙端口 RAM。
[0012]上述控制器還包括循環緩存隊列；循環緩存隊列與HDLC處理模塊相連，用于保存從HDLC處理模塊發往通訊網絡主設備的實時數據。
[0013]本發明的有益效果:
[0014](1)本發明使用FPGA芯片來實現HDLC功能，可以反復進行編程，能夠兼顧速度和靈活性，并能多路并行處理，實時性能夠預測和仿真；同時還具有設計開發周期短、設計制造成本低、可實時在線檢驗的優點。
[0015](2)本發明首次在列車網絡通訊系統中采用FPGA技術設計HDLC協議控制器，采用這種方法實現的多通道高性能HDLC協議控制器，具有體積小、功耗低的優點，而且可以均衡整個系統的負荷，保證網絡通訊的可靠性。
【附圖說明】
[0016]圖1為本發明較佳實施例的系統框圖；
[0017]圖2為本發明使用時的主從設備連接圖；
【具體實施方式】
[0018]圖1為本發明較佳實施例的系統框圖，其中，各模塊的主要功能如下:
[0019](l)HDLC 處理模塊
[0020]該模塊主要負責從接收到的HDLC幀中提取幀信息字段的內容或者把幀信息封裝成HDLC幀格式并發送；
[0021](2)DSP 接口模塊
[0022]該模塊負責DSP總線時序與控制器內部RAM和寄存器讀寫時序的轉換。
[0023](3) Flash 接口模塊
[0024]該模塊負責Flash讀寫時序與幀處理模塊對Flash操作時序的轉換。
[0025](4)雙端口 RAM (讀、寫)
[0026]該雙端口 RAM包括RAM (讀)和RAM (寫)，RAM (讀)負責暫存HDLC處理模塊從主設備接收到的幀信息(info)，等待DSP讀取；RAM(寫)負責暫存DSP要發送的幀信息，由HDLC處理模塊讀取。
[0027](5)附加數據區(讀、寫)
[0028]附加數據區主要用來傳遞DSP和HDLC控制器之間通信所用到的附加數據，由寄存器(傳遞的附加數據較小時用寄存器)和雙端口 RAM(傳遞數據較大時用RAM)組成，包括附加數據區(讀)和附加數據區(寫)。需要由DSP讀取的附加數據有:上電后檢測到的Flash里保存的故障信息，幀統計信息；
[0029](6)寄存器模塊
[0030]寄存器模塊與附加數據區的區別在于，前者只負責保存指示信號，寄存器中的一個比特對應著一個事件的觸發，例如故障發生指示，追蹤指示等。寄存器模塊分為狀態寄存器、控制寄存器。狀態寄存器用于標識與HDLC控制器工作狀態有關的事件，比如RAM (讀)數據準備就緒、上電后檢測到有故障信息。控制寄存器用于標識DSP控制HDLC控制器的事件，如RAM(寫)數據就緒、故障發生，追蹤歷史數據。
[0031](7)循環緩存隊列(FIFO)
[0032]該模塊用來保存從設備發往主設備的實時數據，該FIFO最多保存150組數據。
[0033]圖2為網絡通訊上位機和下位機的接口電路圖，圖中ATI為通訊網絡的主設備，以FPGA為核心的硬件電路為列車網絡通訊的從設備。本HDLC控制器是利用FPGA硬件實現HDLC幀的發送和接收，從而完成與ATI (主設備)的通信，ATI與從設備之間通過RS-485接口進行通信，通信過程使用HDLC協議規范。HDLC控制器具體設計需求如下:
[0034](l)ATI與設備之間通過RS-485接口傳輸HDLC數據幀。
[0035](2)通信方式:主站(ATI)采用輪詢方式訪問從站設備。
[0036](3)傳輸鏈路:
[0037](a)屏蔽雙絞線和地線(ATI側)。
[0038](b)多設備菊花鏈互連。
[0039](c)點到點連接。
【主權項】
1.一種基于FPGA芯片的HDLC協議控制器，其特征在于:所述控制器集成于FPGA芯片上；控制器包括HDLC處理模塊、DSP接口模塊、雙端口 RAM ; HDLC處理模塊與通訊網絡主設備相連，用于接收、處理和發送HDLC幀信息； DSP接口模塊與DSP或者CPU相連，用于轉換DSP總線時序與控制器內部讀寫時序； 雙端口 RAM分別與HDLC處理模塊和DSP接口模塊相連，用于接收并暫存通訊網絡主設備和DSP間的HDLC幀信息。2.根據權利要求1所述的基于FPGA芯片的HDLC協議控制器，其特征在于:還包括Flash接口模塊； Flash接口模塊分別與HDLC處理模塊和Flash相連，用于轉換Flash讀寫時序與HDLC處理模塊對Flash的操作時序。3.根據權利要求1或2所述的基于FPGA芯片的HDLC協議控制器，其特征在于:還包括寄存器模塊； 寄存器模塊分別與HDLC處理模塊和DSP接口模塊相連，用于標識HDLC協議控制器與DSP之間觸發的事件。4.根據權利要求3所述的基于FPGA芯片的HDLC協議控制器，其特征在于:所述寄存器模塊包括狀態寄存器和控制寄存器；狀態寄存器用于標識與HDLC協議控制器工作狀態有關的事件；控制寄存器用于標識DSP控制HDLC協議控制器的事件。5.根據權利要求4所述的基于FPGA芯片的HDLC協議控制器，其特征在于:還包括附加數據區； 附加數據區分別與HDLC處理模塊和DSP接口模塊相連，用于傳遞DSP和HDLC處理模塊之間通信所用到的附加數據。6.根據權利要求5所述的基于FPGA芯片的HDLC協議控制器，其特征在于:所述附加數據區包括第二寄存器和第二雙端口 RAM。7.根據權利要求6所述的基于FPGA芯片的HDLC協議控制器，其特征在于:還包括循環緩存隊列； 循環緩存隊列與HDLC處理模塊相連，用于保存從HDLC處理模塊發往通訊網絡主設備的實時數據。
【專利摘要】本發明涉及一種HDLC(高級數據鏈路控制)協議控制器，具體涉及一種基于FPGA芯片的HDLC協議控制器。控制器集成于FPGA芯片上，包括HDLC處理模塊、DSP接口模塊、雙端口RAM；HDLC處理模塊與通訊網絡主設備相連，用于接收、處理和發送HDLC幀信息；DSP接口模塊與DSP或者CPU相連，用于轉換DSP總線時序與控制器內部讀寫時序；雙端口RAM分別與HDLC處理模塊和DSP接口模塊相連，用于接收并暫存通訊網絡主設備和DSP間的HDLC幀信息。本發明解決了現有的協議控制器需要借助HDLC硬件協議芯片，使用靈活性差、存儲容量有限的技術問題，有利于系統規模小型化，降低設備成本。
【IPC分類】H04L12/40, H04L29/06
【公開號】CN105262659
【申請號】CN201510737866
【發明人】岳文開, 祁國俊, 楊偉, 李康樂, 李航, 劉輝
【申請人】日立永濟電氣設備（西安）有限公司
【公開日】2016年1月20日
【申請日】2015年11月2日