專利名稱：模式匹配裝置的制作方法
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本發明一般涉及使用多值調制方法的通信系統的模式匹配裝置，更為具體地，本發明涉及這樣一種模式匹配裝置，即便當模式的長度被延長時，加法器的總數以及D-FF(D型觸發器)的總數也不增加。
現在將參照諸附圖描述常規模式匹配裝置。圖9是表示一個常規模式匹配裝置的布局的原理框圖。

圖10圖示一個用于解釋該常規模式匹配裝置的操作的幀格式。
如圖10所表示的，常規模式匹配裝置中，從接收信號中檢測已知碼元模式(通常，稱為“同步字”或“唯一字”，且以下稱為“UW模式”(唯一字模式))，這種已知碼元模式被利用如下*同步一個幀/時隙，*檢測接收信號的首碼元，*判斷接收信號的可靠性等。
其次，現將參看圖11解釋圖9所顯示的常規模式匹配裝置的操作。圖11中，符號x(kT)表示接收信號。
在時刻0T將一個輸入信號x(0T)乘以系數a0、a1、a2、a3和a4。因為D-FF623的初值等于0，輸出y(0T)由y(0T)＝a4×x(0T)給出。此時，因為輸入數據的數量不等于模式的數量，不執行UW模式檢測判斷。
在時刻1T因為位于前一級的D-FF的初值等于0，輸入信號x(0T)與系數a0、a1、a2、a3和a4的相乘結果被分別存入D-FF。將另一個輸入信號x(1T)乘以系數a0、a1、a2、a3和a4。因為D-FF623的值等于a3×x(0T)，輸出y(1T)由y(1T))＝a3×x(0T)+a4×x(1T)給出。此時，因為輸入數據的數量不等于模式的數量，不執行UW模式檢測判斷。
在時刻2T
輸入信號x(1T)與系數a0的相乘結果被存入D-FF605。將D-FF605的前1-T的值加到輸入信號x(1T)與系數a1的相乘結果上所獲得的一個相加結果被存入D-FF611。將D-FF611的前1-T的值加到輸入信號x(1T)與系數a2的相乘結果上所獲得的另一個相加結果被存入D-FF617。將D-FF617的前1-T的值加到輸入信號x(1T)與系數a3的相乘結果上所獲得的另一個相加結果被存入D-FF623。將另一個輸入信號x(2T)乘以系數a0、a1、a2、a3和a4。因為D-FF623的值等于a2×x(0T)+a3×x(1T)，輸出結果y(2T)由y(2T)＝a2×x(0T)+a3×x(1T)+a4×x(2T)給出。此時，因為輸入數據的數量不等于模式的數量，不執行UW模式檢測判斷。
在時刻3T輸入信號x(2T)與系數a0的相乘結果被存入D-FF605。將D-FF605的前1-T的值加到輸入信號x(2T)與系數a1的相乘結果上所獲得的一個相加結果被存入D-FF611。將D-FF611的前1-T的值加到輸入信號x(2T)與系數a2的相乘結果上所獲得的另一個相加結果被存入D-FF617。將D-FF617的前1-T的值加到輸入信號x(2T)與系數a3的相乘結果上所獲得的另一個相加結果被存入D-FF623。將另一個輸入信號x(3T)乘以系數a0、a1、a2、a3和a4。因為D-FF623的值等于a1×x(0T)+a2×x(1T)+a3×x(2T)，輸出結果y(2T)由y(3T)＝a1×x(0T)+a2×x(1T)+a3×x(2T)+a4×x(3T)給出。此時，因為輸入數據的數量不等于模式的數量，不執行UW模式檢測判斷。
在時刻4T輸入信號x(3T)與系數a0的相乘結果被存入D-FF605。將D-FF605的前1-T的值加到輸入信號x(3T)與系數a1的相乘結果上所獲得的一個相加結果被存入D-FF611。將D-FF611的前1-T的值加到輸入信號x(3T)與系數a2的相乘結果上所獲得的另一個相加結果被存入D-FF617。將D-FF617的前1-T的值加到輸入信號x(3T)與系數a3的相乘結果上所獲得的另一個相加結果被存入D-FF623。將另一個輸入信號x(4T)乘以系數a0、a1、a2、a3和a4。因為D-FF623的值等于a0×x(0T)+a1×x(1T)+a2×x(2T)+a3×x(3T)，輸出結果y(4T)由y(4T)＝a0×x(0T)+a1×x(1T)+a2×x(2T)+a3×x(3T)+a4×x(4T)給出。此時，因為輸入數據的數量等于模式的數量，開始進行UW模式檢測判斷。
通過重復執行以上所解釋的計算過程，基于一個值y(kT)，將這個值與門限值比較，可檢測/判斷UW模式。y(kT)由以下公式(1)式算出y(kT)＝a0×x((k-4)T)+a1×x((k-3)T)+a2×x((k-2)T)+a3×x((k-1)T)+a4×x(kT) (1)應指出，當輸入信號x(kT)相當于解碼運算之后的數字數據時，如圖12所示，UW模式的檢測/判斷可不通過乘以系數a0、a1、a2、a3和a4來實現，而通過一個異或門運算來實現。
如先前所述的，因為常規模式匹配裝置是用若干乘法器、若干加法器、若干D-FF設置的，當模式的長度被延長時，這些加法器的總數以及加法器的比特數將增加。并且，在這樣的多比特/1碼元的多值調制系統中，加法器的總數量將增加。圖13顯示這種增強了的條件。即，圖13以2比特/1碼元的2-值調制系統為例。
已創造出本發明來解決以上所描述的這問題，因此，本發明具有提供這樣一種模式匹配裝置的目的，該模式匹配裝置能夠在模式的長度被延長時減少加法器和D-FF的總數。
本發明(權利要求1所敘述的發明)的一個模式匹配裝置是利用比如M比特/1碼元的多值調制系統的特征來實現的。即，檢測所接到的1碼元(M比特)與已知模式的1碼元(M比特)之間的符合(coincident)比特數，并且將這個檢測出的比特數彼此相加，使得當一個UW的長度為N比特時，加法器的總數可減少至N/M。
根據本發明的權利要求1，一種模式匹配裝置的特征在于包括在接收機中采用多比特/1碼元的多值調制系統檢測已知傳輸模式的情形下，一個符合比特數檢測電路，用于檢測一個接收碼元與接收機所擁有的1碼元內的一個已知模式之間的符合比特數；一個延遲電路，用于延遲一個檢測結果；以及一個加法器。本發明(第一實施例方式)的這種UW模式匹配裝置具有這樣的效果對多比特/1碼元多值調制系統每1碼元執行一次符合比特檢測，使得加法器的總數和D-FF的總數能夠被減少。
并且，如本發明的權利要求1所敘述的，一種模式匹配裝置特征在于，在已知模式的比特數為“L”而檢測門限值為Nth的情形下，當模式匹配的一個輸出大于或等于“Nth”時，判定正常模式被檢出，反之模式匹配的一個輸出小于或等于“L-Nth”時，判定反相模式(inverted pattern)被檢出。本發明(第二實施例方式)的這種模式匹配裝置具有這樣的優點通過改變比較器電路的邏輯以及門限值，正常UW模式(相對于反相UW模式表示為“正常”)匹配和反相UW模式匹配均能被容易地實現。
并且，如本發明的權利要求1或權利要求2所敘述的，一種模式匹配裝置特征在于，在使用多比特/1碼元的多值調制系統并且1碼元中所含的所有比特被設為彼此同樣的情形下，符合比特數檢測電路被限制在所有比特被設定成同樣的情形，籍此電路規模被減小。本發明(第三實施例方式)的這種UW模式匹配裝置具有這樣的效果因為針對具有相同比特的所有比特已被分配在UW模式的1碼元內的情形更改了符合比特數檢測電路，電路規模得以減小。
并且，如本發明的權利要求1或權利要求2所敘述的，一種模式匹配裝置特征在于在第一個加法器的進位輸出與位于第一個加法器下一級的第二個加法器的進位輸入之間加上一個D-FF，并且加入另一個D-FF以調節第二加法器的一個輸入的時刻，籍此流水線(pipeline)過程運算得以實現。本發明(第四實施例方式)的這種UW模式匹配裝置具有這樣的效果通過額外使用幾個D-FF可實現若干個加法器所進行的流水線運算，并且即便是在高碼元(比特)速率下也可實現實時過程運算。
為更好理解本發明，結合伴隨的諸附圖形成對將被閱讀的詳細說明的參考，附圖中圖1是一個原理框圖，用于表示根據本發明的第一實施例的模式匹配電路的一種布局；圖2顯示根據本發明的第一實施例的符合比特數檢測電路的真值表；圖3是一個原理框圖，用于表示根據本發明的第一實施例的符合比特數檢測電路的一種布局；圖4是一個原理框圖，用于表示根據本發明的第二實施例的模式匹配電路的一種布局；圖5顯示根據本發明的第三實施例的符合比特數檢測電路的真值表；圖6是一個原理框圖，用于表示根據本發明的第三實施例的符合比特數檢測電路的一種布局；圖7是一個原理框圖，用于表示圖1所示加法器的詳細結構；圖8是一個原理框圖，用于表示根據本發明的第四實施例的模式匹配電路的一種布局，換言之，用若干加法器實現流水線過程的一種布局；圖9是一個原理框圖，用于顯示第一常規模式匹配電路的布局；圖10描述在該領域中傳統上使用的幀格式；圖11是一個例示圖，用于解釋第一常規模式匹配電路的操作；圖12是一個原理框圖，用于表示第二常規模式匹配電路的布局；以及圖13是一個原理框圖，用于表示第三常規模式匹配電路的布局；現將參看本發明的各種實施例描述本發明。
(第一實施例)圖1是用于表示根據本發明的第一實施例的模式匹配電路的一種布局的一個原理框圖。現在假定可直接使用圖10所示的常規幀格式，此外，在該第一實施方式，比如，采用2比特/1碼元的2-值調制系統，并且將解釋該2-值調制系統的操作。應理解的是，當使用n-值調制系統時，僅變換這樣一個條件即可實現本發明的模式匹配電路，即輸入信號的數量為“n”且符合比特數檢測電路檢測一個n-比特輸入信號與一個n-比特已知碼元之間的符合比特數。
圖1中，一個接收信號I和一個接收信號Q分別由參考數1和2指示。符合比特數檢測電路3、7、13、19和25檢測2-比特輸入信號與2-比特已知碼元之間的符合比特數。一個D-FF(D型觸發器)5從符合比特數檢測電路3獲得一個輸出。D-FF11、17和23儲存由與本D-FF相關的諸相應符合比特數檢測電路所得出的諸輸出與由前級諸D-FF的得出的輸出的每個之間的諸相加結果。相加電路9、15、21和27將由與諸相應相加電路有關的諸符合比特數檢測電路的輸出的每個加到由諸相關D-FF所獲的輸出的每個上。
其次，圖2描述符合比特數檢測電路3、7、13、19、和25的真值表。
在圖2的真值表中，給出以下情況·當xi與ai符合且xq與aq符合時則結果為2(表中的“10”)。
·當xi與ai符合而xq不與aq符合時則結果為1(表中的“01”)。
·當xi不與ai符合而xq與aq符合時則結果為1(表中的“01”)。
·當xi不與ai符合且xq不與aq符合時則結果為0(表中的“00”)。
相應地，圖3顯示符合比特數電路的一個示例。
現將對UW模式(唯一字模式)的長度被選擇為5(M＝5)時的操作給予描述。還應指出，符號“*”代表用于檢測一個模式“x(kT)”與一個模式“ak”之間的符合比特數的計算，并且符號“x(kT)*an”代表用于計算一個符合數ai與xq和aq的符合數之和的計算。
在時刻0T符合比特數檢測電路3針對一個輸入信號x(0T)檢測系數aj0與aq0之間的符合比特數。類似地，符合比特數檢測電路7、13、19和25針對輸入信號x(0T)檢測相應諸系數之間的諸符合比特數。因為D-FF23的初值等于0，由下式給出一個輸出28y(0T)＝a4*x(0T).此時，因為輸入數據的數量不等于模式的數量，不執行UW模式檢測判斷。
在時刻1T因為布置在前一級的D-FF的初值等于0，輸入信號x(0T)與系數a0、a1、a2、a3、a4之間符合比特數的諸檢測結果被分別存入諸D-FF。系數a0、a1、a2、a3、a4的每個與輸入信號x(1T)之間的作一次符合比特數檢測。因為D-FF23的值等于a3*x(0T)，由下式給出一個輸出y(0T)y(1T)＝a3*x(0T)+a4*x(1T).此時，因為輸入數據的數量不等于模式的數量，不執行UW模式檢測判斷。
在時刻2T輸入信號x(1T)與系數a0之間所作的符合比特數檢測結果被存入D-FF5。將D-FF5的前1T的值加到輸入信號x(1T)與系數a1之間所得出的符合比特數檢測結果上所獲得的一個相加結果被存入D-FF11。將D-FF11的前1T的值加到輸入信號x(1T)與系數a2之間所得出的符合比特數檢測結果上所獲得的另一個相加結果被存入D-FF17。將D-FF17的前1T的值加到輸入信號x(1T)與系數a3之間所得出的符合比特數檢測結果上所獲得的另一個相加結果被存入D-FF23。在輸入信號x(2T)與系數a0、a1、a2、a3和a4之間作一次符合比特數檢測。因為D-FF23的值等于a2*x(0T)+a3*x(1T)，輸出結果y(2T)由y(2T)＝a2*x(0T)+a3*x(1T)+a4*x(2T).此時，因為輸入數據的數量不等于模式的數量，不執行UW模式檢測判斷。
在時刻3T輸入信號x(2T)與系數a0之間所作的符合比特數檢測結果被存入D-FF5。將D-FF5的前1T的值加到輸入信號x(2T)與系數a1之間所得出的符合比特數檢測結果上所獲得的一個相加結果被存入D-FF11。將D-FF11的前1T的值加到輸入信號x(2T)與系數a2之間所得出的符合比特數檢測結果上所獲得的另一個相加結果被存入D-FF17。將D-FF17的前1T的值加到輸入信號x(2T)與系數a3之間所得出的符合比特數檢測結果上所獲得的另一個相加結果被存入D-FF23。在輸入信號x(3T)與系數a0、a1、a2、a3和a4之間作一次符合比特數檢測。因為D-FF23的值等于a1*x(0T)+a2*x(1T)+a3*x(2T)，輸出結果y(3T)由y(3T)＝a1*x(0T)+a2*x(1T)+a3*x(2T)+a4*x(3T).此時，因為輸入數據的數量不等于模式的數量，不執行UW模式檢測判斷。
在時刻4T輸入信號x(3T)與系數a0之間所作的符合比特數檢測結果被存入D-FF5。將D-FF5的前1T的值加到輸入信號x(3T)與系數a1之間所得出的符合比特數檢測結果上所獲得的一個相加結果被存入D-FF11。將D-FF11的前1T的值加到輸入信號x(3T)與系數a2之間所得出的符合比特數檢測結果上所獲得的另一個相加結果被存入D-FF17。將D-FF17的前1T的值加到輸入信號x(3T)與系數a3之間所得出的符合比特數檢測結果上所獲得的另一個相加結果被存入D-FF23。在輸入信號x(4T)與系數a0、a1、a2、a3和a4之間作一次符合比特數檢測。因為D-FF23的值等于a0*x(0T)+a1*x(1T)+a2*x(2T)+a3*x(3T)，輸出結果y(4T)由y(4T)＝a0*x(0T)+a1*x(1T)+a2*x(2T)+a3*x(3T)+a4*x(4T).此時，因為輸入數據的數量等于模式的數量，開始執行UW模式檢測判斷。在這種UW模式檢測判斷中，當檢測出的符合比特數大于或等于一個門限值時——對比于該符合比特數的這個門限值，判定模式能被檢出。
(第二實施例)在以上所描述的第一實施例中，能夠減小加法器以及D-FF的總數的UW模式檢測裝置已得以描述。
一個通信系統中，有可能在多個幀中一次提供一個時間—瞬間報告幀(time-instant notifying frame)。通常，這種幀結構被稱為“超幀”。然后，被用來報告一個超幀結束的幀被稱為“超幀報告幀”。并且，為報告這種超幀，有可能將即將被報告的模式(UW模式)反相。
現在，根據第二實施例方式，將對一種亦能夠檢測這種用于報告超幀的反相UW模式的布局進行描述。圖4是用于表示根據本發明的第二實施例的模式匹配裝置的布局的一個原理框圖。
圖4中，應指出的是，UW模式符合比特數檢測電路203、207、213、219和225等同于圖1中的那些符合比特數檢測電路。現將描述匹配正常UW模式(假定非反相條件為“正常”)和反相UW模式的方法。
UW模式符合比特數檢測電路的一個輸出被輸入一個比較器229和另一個比較器231。使用比較器229以便匹配正常UW模式，而使用比較器231以便匹配反相UW模式。比較器229中與門限值“Nth”進行比較。
在y(kT)≥Nth的情形下，判定正常UW模式被匹配。因為符合比特數被符合比特數檢測電路檢測出，將該UW模式的符合比特數從一個總比特數(該例中為“2L”)減去，使得反相UW模式的符合比特數可被算出。根據這個第二實施例方式，如果使用減法電路，則該電路規模將增加。因此，將一個用于匹配反相UW模式的門限值(該例中為“2L-Nth”)輸入比較器231以便從而執行一個門限值判斷。即在y(kT)≤2L-Nth的情形下，判定反相UW模式能被匹配。還應指出，因為該第二實施例方式中在“正常UW匹配”以及進一步的“反相UW匹配”被作為“錯誤匹配”處理的情形下，基于以下邏輯執行最終判斷·“y(kT)≥Nth”以及“y(kT)＞2L-Nth”＝“正常UW匹配”，·“y(kT)＜Nth”以及“y(kT)≤2L-Nth”＝“反相UW匹配”，·“正常UW匹配”或“反相UW匹配”＝“UW匹配”，·“y(kT)＜Nth”以及“y(kT)＞2L-Nth”＝“UW不匹配”，·“y(kT)≥Nth”以及“y(kT)≥2L-Nth”＝“UW錯誤匹配”。
如先前所描述的，正常UW模式匹配和反相UW模式匹配在第二實施例的模式匹配裝置中均能實現。
(第三實施例)以上所描述的第一實施例中，在UW模式使用多比特/1碼元的情形下已描述了UW模式匹配電路。然而，存在這樣一種情形將1碼元內的所有比特設為相同的值來作為多比特/1碼元調制系統中的UW模式。例如，這可以實現于QPSK調制系統，換言之，在2比特/1碼元調制系統中僅發送“00”和“11”。可使能夠獲得想要的差錯率的S/N等于BPSK調制系統的S/N，導致約3dB的提高。結果，根據第三實施例方式，UW模式符合比特數檢測電路的電路規模可在這種情形下得以減小。
然后，圖5中顯示出當ai＝aQ時的真值表。此外，圖6表示能夠實現該真值表的符合比特數檢測電路的電路的一個示例。
(第四實施例)
第一實施例的UW模式匹配電路中，使用若干個加法器。然而，在增加傳輸速率時，實時過程運算因諸加法器所引起的執行延遲將變得困難。結果，根據第四實施例，現將描述一種通過執行流水線過程運算能夠被高速操作的UW模式匹配電路。
圖7表示諸加法器的結構，這些加法器未在圖1中詳細描述。符號b0”至“b4”對應于來自圖1的符合比特數檢測電路的諸輸出。并且，輸出455、454、451、448和445對應于由二進制數表示的圖1的輸出28。這些輸出是由455(MSB)依次通過454、451和448至445(LSB)得到的。如以上所解釋的，例如，圖1中的加法器15是由一個全加器413和另一個全加器418實現的。當這個加法器的比特數增加時，加法器高速工作，因進位的傳遞延遲而致使執行實時過程運算存在實際困難。
為避免這種困難，將一個D-FF插入全加器(略作“FA”)的輸出，并且還將用于時間調節目的的另一個D-FF插入D-FF410的輸出。在此情況下，如果在D-FF的時鐘時間內完成計算，則FA413和FA418所進行的實時過程運算均可被實現。以這種方式，可實現流水線過程運算。
圖8中顯示出為執行流水線過程運算修改該布局之后的諸加法器的一種布局。所有D-FF被提供于一個等同于FA全加器的輸出的S、一個Co(進位輸出)、以及下一級的全加器的一個輸入之間，并能實現流水線過程運算。為實現這種流水線過程運算，因為將D-FF加到進位上，即上數字比特，在上數字比特與下比特數字之間存在瞬時差別，在低數字比特一邊額外提供D-FF555、557和578用于時間調節目的。
如同先前所描述的，因為加上了幾個D-FF以籍此實現流水線過程運算，即便是在高碼元(比特)速率下亦可執行流水線過程運算。
盡管至圖8的全加器的諸輸入是A、B和Ci(進位輸入)，因為輸入的個數被選為2，可省去Ci(進位輸入)。
如同從以上所描述的這實施例方式中可以顯而易見的，本發明(第一實施例)的UW模式匹配電路具有這樣的效果對多比特/1碼元多值調制系統每1碼元執行一次符合比特檢測，使得加法器的總數和D-FF的總數能夠被減少。
并且，本發明(第二實施例方式)的這種模式匹配裝置具有這樣的優點通過改變比較器電路的邏輯以及門限值，正常UW模式(相對于反相UW模式表示為“正常”)匹配和反相模式匹配均能被容易地實現。
并且，本發明的這種UW模式匹配裝置(第三實施例方式)具有這樣的效果因為針對具有相同比特的所有比特已被分配在一個UW模式的1碼元內的情形更改了符合比特數檢測電路，電路規模得以減小。
進一步地，本發明的這種UW模式匹配裝置(第四實施例方式)具有這樣的效果通過額外限用幾個D-FF可實現諸加法器所進行的流水線運算，并且即便是在高碼元(比特)速率下也可實現實時過程運算。
權利要求
1.一種模式匹配電路，其特征在于，包括一個符合比特數檢測電路，在接收機中采用多比特/1碼元的多值調制系統檢測已知傳輸模式的情形下，用于檢測一個接收碼元與接收機所擁有的1碼元內的一個已知模式之間的符合比特數；一個延遲電路，用于延遲一個檢測結果；以及一個加法器。
2.權利要求1所要求的一種模式匹配電路，其特征在于在已知模式的比特數為“L”而檢測門限值為Nth的情形下，當模式匹配的一個輸出大于或等于“Nth”時，判定正常模式被檢出，反之模式匹配的一個輸出小于或等于(L-Nth)時，判定反相模式被檢出。
3.權利要求1或權利要求2所要求的一種模式匹配電路，其特征在于在使用多比特/1碼元的多值調制系統并且1碼元中所含的所有比特被設為彼此同樣的情形下，符合比特數檢測電路被限制在所有比特被設定成同樣的情形，籍此電路規模得以減小。
4.權利要求1或權利要求2所要求的一種模式匹配電路，其特征在于在第一個加法器的進位輸出與位于第一個加法器下一級的第二個加法器的進位輸入之間加上一個D-FF，并且加入另一個D-FF以便調節第二加法器的一個輸入的時刻，籍此實現流水線過程運算。
全文摘要
在比如M比特/1碼元的多值調制系統中,通過一個用于檢測一接收碼元與接收機所擁有的1碼元內的已知模式之間的符合比特數的符合比特數檢測電路、一個用于延遲檢測結果的延遲電路、以及一個加法器設置一種模式匹配電路。然后,檢測所接到的1碼元(M比特)與已知模式的1碼元(M比特)之間的符合比特數。將這個檢測出的比特數彼此相加,使得當UW模式為N比特時,加法器的總數可被減少至N/M。
文檔編號H04L7/08GK1179662SQ9711957
公開日1998年4月22日 申請日期1997年9月24日 優先權日1996年9月25日
發明者平松勝彥 申請人:松下電器產業株式會社