專利名稱：一種基于fpga的sdlc協議總線通訊測試裝置的制作方法
技術領域：
本實用新型涉及通信檢測技術領域，具體地說是一種基于FPGA的SDLC協議總線通訊測試裝置。
背景技術：
目前，在多點通信系統中，如武器系統、工業集散分布系統和商業POS收款機的聯網中一般都采用串行通信，RS-485是一種平衡傳輸方式的串行接口標準，其特點·是抗干擾能力強，傳輸速率高，傳送距離遠。采用雙絞線時，它允許的最大傳輸速率為lOMbit/s，其傳送距離為15m，RS-485允許平衡電纜上最多連接32個發送器/接收器對，已在許多方面得到了廣泛應用。串行通信常采用的一種協議為同步數據鏈路控制規程SDLC，這種協議的特點是所傳輸的一幀數據可以是任意位，而且它是靠約定的位組合模式，而不是靠特定字符來標志幀的開始和結束，由于該傳輸格式中不是以字符而是以二進制位為最小傳輸單位，故稱為“面向比特”的協議。SDLC協議規定，所有信息傳輸必須以一種標志符開始，且以同一種標志符結束，這個標志符是“01111110”，稱為標志域(Flag)，從開始標志到結束標志之間構成一個完整的信息單位，稱為一巾貞(Frame),所有的信息都是以巾貞的形式傳輸的,而標志字符提供了每一幀的邊界，接收端可以通過搜索“01111110”來確定幀的開始和結束，以此建立幀同步。基于SDLC協議的RS-485串行總線通信是一種比較常見的實現主系統與各個分系統信息交換的通信形式，一般情況下，對這種通信接口的要求主要是高傳輸率、低誤碼率、低延遲時間和高可靠性。目前，誤碼測試已經開發出若干誤碼檢測儀，信號延遲可以由示波器監測，但由于其成本高、體積大，操作復雜，不利于系統集成應用，尤其在對待測單元進行功能測試、老練、溫度循環、高低溫、隨機振動、噪聲和運輸等試驗過程必須將大量測試設備隨產品中轉，安裝操作十分不便。
實用新型內容本實用新型的目的是針對現有技術的不足而設計的一種基于FPGA的SDLC協議總線通訊測試裝置，采用FPGA算法測試頻率可變的SDLC協議通信的誤碼率和延遲時間，測試效率高，操作方便，便于系統集成化，具有很強的通用性、靈活性和實用性，并可根據要求自行更改設計內容，滿足專用場合的測試。本實用新型的目的是這樣實現的一種基于FPGA的SDLC協議總線通訊測試裝置，其特點是該測試裝置由FPGA測試模塊、差分驅動器、差分接收器、連接器、計算機、晶體振蕩器和存儲器組成，計算機、晶體振蕩器和存儲器分別接入FPGA測試模塊，FPGA測試模塊輸出與差分驅動器輸入連接，差分驅動器輸出與連接器一輸入端連接，連接器一輸出端與差分接收器輸入連接，差分接收器輸出與FPGA測試模塊輸入連接，連接器另一輸出端與連接器另一輸入端設有自檢支路連接；計算機向FPGA測試模塊發送測試數據，FPGA測試模塊將輸入數據組成同步數據鏈路控制序列后輸入差分驅動器，差分驅動器將序列信號轉為差分信號后接入連接器，連接器將差分信號輸出的同時通過自檢支路與被測產品的自檢信號和測試信號一起接入連接器后輸入差分接收器，差分接收器將差分信號轉為邏輯信號后接入FPGA測試模塊進行協議解碼，解碼后的數據輸入計算機，由計算機通過比對發送數據、自檢數據和測試數據計算被測產品的誤碼率和延遲時間；所述晶體振蕩器為FPGA測試模塊提供時鐘源，存儲器為FPGA測試模塊提供加載程序。所述FPGA測試模塊為設有時鐘單元、地址鎖存器、地址譯碼器、控制寄存器、通訊模塊和延遲時間測試模塊的現場可編程門陣列或可編程邏輯器。所述FPGA測試模塊或設隨機數模塊，由隨機數模塊代替計算機向FPGA測試模塊發送測試數據，并由FPGA測試模塊對發出的信號、接收的自檢信號和測試信號直接進行逐位比對，計算出誤碼率后再輸入計算機。本實用新型與現有技術相比具有以下有益效果 (一)、體積小、成本低，有利于系統集成化，便于和相關功能測試整合成一套測試系統；(二)、可直接在計算機控制端操作，測試方便，不需誤碼儀和示波器以及復雜的測試線路搭建；(三)、具有很強的通用性、靈活性和實用性，可根據要求自行更改設計內容，滿足專用場合的測試。
圖I為本實用新型結構示意圖；圖2為本實用新型實施例圖；圖3為實施例工作示意圖；圖4為FPGA測試模塊結構示意圖；圖5為鐘管理模塊結構示意圖；圖6為通訊模塊結構示意圖；圖7為發送模塊結構示意圖；圖8為接收模塊結構示意圖；圖9為延遲時間測試模塊工作示意圖。
具體實施方式
參閱附圖1，本實用新型由FPGA測試模塊I、差分驅動器2、差分接收器3、連接器
4、計算機5、晶體振蕩器6和存儲器7組成，計算機5、晶體振蕩器6和存儲器7分別接入FPGA測試模塊I ;FPGA測試模塊I輸出端與差分驅動器2輸入端連接，差分驅動器2輸出與連接器4 一輸入端連接，連接器4 一輸出端與差分接收器3輸入連接，差分接收器3輸出與FPGA測試模塊I輸入連接，連接器4另一輸出端與連接器4另一輸入端設有自檢支路9連接；計算機5向FPGA測試模塊I發送測試數據和測試指令，晶體振蕩器6為FPGA測試模塊I提供時鐘源，存儲器7為FPGA測試模塊I提供加載程序；由計算機5將隨機生成的測試數據輸入FPGA測試模塊1，FPGA測試模塊I將輸入數據組成同步數據鏈路控制序列后輸入差分驅動器2，差分驅動器2將序列信號轉為差分信號后接入連接器4，由連接器4輸出差分信號，被測產品的自檢信號和測試信號由連接器4接入差分接收器3，差分接收器3將差分信號轉為邏輯信號后輸入FPGA測試模塊I進行協議解碼，解碼后的數據輸入計算機5，由計算機5通過比對發送數據、自檢數據和測試數據計算被測產品的誤碼率和延遲時間。上述FPGA測試模塊I或設有隨機數模塊，由隨機數模塊代替計算機5向FPGA測試模塊I發送測試數據，并由FPGA測試模塊I對發出的信號、接收的自檢信號和測試信號直接進行逐位比對，計算出誤碼率后再輸入計算機5。以下將通過具體的實施例對本實用新型做進一步的闡述實施例I參閱附圖2，將本實用新型的連接器4連接產品的被測模塊8，FPGA測試模塊I用于信號誤碼率和延遲時間的測試；存儲器7為FPGA測試模塊I提供加載程序；晶體振蕩器6，為FPGA測試模塊I提供時鐘源；差分驅動器2用于將FPGA測試模塊I輸出的SDLC信號轉化為差分信號輸出；差分接收器3用于將輸入的差分信號轉化為邏輯信號送FPGA測試模塊I處理；計算機5用于向FPGA測試模塊I發送測試指令和數據，并從FPGA測試模塊I接收數據，進行數據處理。本實用新型是這樣進行總線通訊測試參閱附圖3，FPGA測試模塊I將同步時鐘和數據輸出接至差分驅動器2的邏輯電平輸入端，通過差分驅動器2轉換得到的差分時鐘和數據通過連接器4接入被測模塊8的時鐘和數據輸入端；同時，連接器4也將轉換得到的差分時鐘和數據通過自檢支路9由連接器4接入差分接收器3，差分接收器3將差分時鐘和數據轉為邏輯電平信號接入FPGA測試模塊I進行自檢測試；被測模塊8的信號輸出端將返回的輸入時鐘和數據通過連接器4接入差分接收器3，由差分接收器3將差分時鐘和數據轉為邏輯電平信號接入FPGA測試模塊1，FPGA測試模塊I將輸入的邏輯電平信號進行SDLC協議解碼，解碼后的數據輸入計算機5，由計算機5通過比對發送數據、自檢數據和測試數據計算被測產品的誤碼率和延遲時間。這樣上位機可同時對輸出時鐘數據、自檢時鐘數據和輸入時鐘數據進行對比測試驗證，可以有效防止由于系統干擾引起誤碼率誤判，提高測試的可靠性。FPGA測試模塊I通過實時比較輸出和輸入信號的上升沿或下降沿延遲，并轉換為觸發電平，控制內部高速計數器進行計數，計數器總是記錄一組測試中的最大值，在讀取完計數值后進行清零，通過計數值和計數周期即可計算出信號延遲時間。參閱附圖4，FPGA測試模塊I采用層次化設計，頂層由時鐘單元11、地址鎖存器12、地址譯碼器13、控制寄存器14、通訊模塊15和延遲時間測試模塊16構成，總線地址信號經控制信號鎖存到地址鎖存器12，并通過地址譯碼器13譯碼，選通各個子模塊工作，在讀寫使能的控制下，從各子模塊寫入指令或讀出數據，控制寄存器14包含對全局狀態的控制位，如全局復位、工作狀態燈等。參閱附圖5，時鐘管理模塊11為使用FPGA自帶的數字時鐘管理單元(DCM)，由數字頻率合成器(DFS) 21、延遲鎖相環(DLL) 22和第一計數器23組成，時鐘管理模塊11為FPGA測試模塊I提供工作時鐘，同時為SDLC通訊測試提供頻率可變時鐘；DCM接收晶體振蕩器6的32MHz時鐘輸入，通過數字頻率合成器(DFS) 21的七倍頻生成224MHz高頻時鐘，用于延遲時間計數頻率；通過延遲鎖相環(DLL)22的四分頻生成8MHz時鐘，用于FPGA正常工作頻率，8MHz時鐘經第一計數器23再次分頻后可變為IMHf 8MHz時鐘，用于頻率可變的SDLC通訊測試。參閱附圖6，通訊測試模塊14由發送模塊31、自檢接收模塊32和測試接收模塊33組成，通訊測試模塊14用于RS485總線誤碼測試，自檢接收模塊32用于自檢回路的接收測試，測試接收模塊33用于被測產品信號的接收測試；地址譯碼器12選通發送模塊31、自檢接收模塊32或SDLC測試接收模塊33進行數據操作，控制寄存器13主要設置SDLC工作頻率和控制發送模塊31、自檢接收模塊32、測試接收模塊33。參閱附圖7，發送模塊31由發送狀態機40、FIF0讀狀態機42、第一FIFO存儲器43、7E標志狀態機44、7E標志發送器45、多路選擇器46、第一移位寄存器47、移位狀態機48和第一檢測狀態機49組成。當接收到外部總線啟動發送命令后，發送狀態機40首先進入幀開始發送狀態，通過7E標志狀態機44、7E標志發送器45發送開始標志四個“01111110”，多路選擇器46將7E標志發送器45接通至輸出信號；i7E標志發送器45發完四個“01111110”后，發送狀態機40進入數據發送狀態；移位狀態機48開始協調FIFO讀狀態機42將FIFO數據讀至第一移位寄存器47進行移位輸出；多路選擇器46將串行數據接通至輸出信號；·第一檢測狀態機49在數據發送狀態對移位狀態機48進行監測，當發現輸出連續五個“I”后，立即通知移位狀態機48控制輸出數據插“O”;當FIFO數據發送完后，發送狀態機40進入幀結束發送狀態，7E標志發送器45發送結束標志4個“01111110”，多路選擇器46將7E標志發送器45接通至輸出信號，當一個發送周期結束后，發送模塊31重新回到空閑狀態，多路選擇器46則處于高阻狀態。參閱附圖8，自檢接收模塊32和自檢測試模塊33為功能結構完全相同的接收模塊，接收模塊由第二計數器52、第三計數器53、接收狀態機54、第二檢測狀態機55、第二FIFO存儲器56、第二移位寄存器57、第三移位寄存器58組成，第三移位寄存器58在外部時鐘的作用下接收外部串行信號，接收狀態機54監測第三移位寄存器58，當接收到四個“01111110”幀開始標志后，接收狀態機54轉入數據接收，當再次出現連續四個“01111110”幀結束標志后，接收狀態機54回到空閑態。第三計數器53對第三移位寄存器58接到的比特數進行計數，當接收狀態機54接收到第一個“01111110”時，計數復位，并在每計滿一個字節后，判斷是否為“01111110”標志，保證四個7E標志的連續性，在接收數據時，當發現輸入連續五個“I”后的“O”時，第三計數器53停止一個時鐘；第二檢測狀態機55在數據接收狀態對即將送入第二移位寄存器57的位，即第三移位寄存器58的進行監測，當發現連續五個“I”后的“O”時，通知第二移位寄存器57、第二計數器52和第三計數器53 ;當處于數據接收狀態時，第二移位寄存器57在外部時鐘的作用下，接收第三移位寄存器58串行數據，在遇到五個“I”后的“O”時，停止移位丟棄“O”信號；第二計數器52對第二移位寄存器57接收的比特數進行計數，當收到刪“O”信號時，第二計數器52停止I個時鐘。第二FIFO存儲器56接收第二移位寄存器57的數據，當第二計數器52計滿I個字節后就輸出一個讀時鐘，將第二移位寄存器57的數據讀入到“FIFO”中。參閱附圖9，延遲時間測試模塊16由4組延遲計數子模塊組成，分別用于時鐘延遲、數據延遲、時鐘自檢延遲和數據自檢延遲，延遲計數子模塊由異或門、臨時計數器、上升沿計數器和下降沿計數器構成，輸出信號和從連接器4返回的自檢信號或從被測模塊8返回的輸入信號經過異或門進行比較，當輸出和輸入信號出現延遲時，異或門輸出為“I”(延遲脈沖)；臨時計數器由DCM提供224MHz時鐘，其使能端接異或門輸出的延遲脈沖信號，當延遲脈沖信號為“I”時，啟動計數，當延遲消失時，停止計數。此時的計數值即為當前信號的延遲值，經周期換算后可得延遲時間。延遲脈沖消失后將判斷輸出信號電平，若為高電平，則計數為上升沿延遲，否則為下降沿延遲，臨時計數器將與上升沿計數器或下降沿計數器進行比較，總是將較大值更新到上升沿計數器或下降沿計數器中。上述實施例只給出一組SDLC協議測試通道，本實用新型可以包括差分輸出、自檢和輸入時鐘數據的多組信號的通信測試，便于自行更改設計內容和其它測試功能集成化構建測試系統平臺，以更好滿足專用場合的測試。上述的測試數據可以由在FPGA內建立隨機數生成模塊來代替計算機5隨機數下發給FPGA測試模塊I，接收到的自檢信號和測試信號，可由FPGA測試模塊I直接進行逐位比對，計算出誤碼率，再傳給計算機5 ;計算機5為符合IBM PC標準或嵌入式系統的具有程序控制和交互功能的智能系統；所述FPGA生成的SDLC協議序列，只對幀中的信息進行逐位比對，并不關心其中的幀校驗域，因此未給出校驗幀生成模塊，可加入校驗幀生成模塊，生成完全符合SDLC協議的幀序列；所述FPGA生成32字節的SDLC協議序列，也可為其它字節 長度的SDLC協議序列；所述FPGA輸入時鐘為32MHz，也可為其它頻率，通過倍頻到224MHz，也可倍頻到其它頻率，分頻后的SDLC時鐘為f 8MHz，也可分頻為其它頻率。以上只是對本實用新型作進一步的說明，并非用以限制本專利，凡為本實用新型等效實施，均應包含于本專利的權利要求范圍之內。
權利要求1.一種基于FPGA的SDLC協議總線通訊測試裝置，其特征在于該測試裝置由FPGA測試模塊(I)、差分驅動器(2)、差分接收器(3)、連接器(4)、計算機(5)、晶體振蕩器(6)和存儲器(7 )組成，計算機(5 )、晶體振蕩器(6 )和存儲器(7 )分別接入FPGA測試模塊(I)，FPGA測試模塊(I)輸出與差分驅動器(2)輸入連接，差分驅動器(2)輸出與連接器(4) 一輸入端連接，連接器(4) 一輸出端與差分接收器(3)輸入連接，差分接收器(3)輸出與FPGA測試模塊(I)輸入連接，連接器(4)另一輸出端與連接器(4)另一輸入端設有自檢支路(9 )連接；計算機(5 )向FPGA測試模塊(I)發送測試數據，FPGA測試模塊(I)將輸入數據組成同步數據鏈路控制序列后輸入差分驅動器(2)，差分驅動器(2)將序列信號轉為差分信號后接入連接器(4)，連接器(4)將差分信號輸出的同時通過自檢支路(9)與被測產品的自檢信號和測試信號一起接入連接器(4)后輸入差分接收器(3)，差分接收器(3)將差分信號轉為邏輯信號后接入FPGA測試模塊(I)進行協議解碼，解碼后的數據輸入計算機(5 )，由計算機(5 )通過比對發送數據、自檢數據和測試數據計算被測產品的誤碼率和延遲時間；所述晶體振蕩器(6)為FPGA測試模塊(I)提供時鐘源，存儲器(7)為FPGA測試模塊(I)提供加載程序。
2.根據權利要求I所述基于FPGA的SDLC協議總線通訊測試裝置，其特征在于所述FPGA測試模塊(I)為設有時鐘單元(11 )、地址鎖存器(12 )、地址譯碼器(13 )、控制寄存器(14)、通訊模塊(15)和延遲時間測試模塊(16)的現場可編程門陣列或可編程邏輯器。
專利摘要本實用新型公開了一種基于FPGA的SDLC協議總線通訊測試裝置，其特點是該測試裝置由FPGA測試模塊、差分驅動器、差分接收器、連接器、計算機、晶體振蕩器和存儲器組成，計算機將測試數據輸入FPGA測試模塊后組成SDLC序列輸入差分驅動器，差分驅動器轉化為差分信號后輸入連接器，連接器將自檢和被測產品的測試信號輸入差分接收器，差分接收器轉化為邏輯信號后輸入FPGA測試模塊進行SDLC協議解碼，由計算機計算被測產品的誤碼率和延遲時間。本實用新型與現有技術相比具有測試效率高，操作方便，便于系統集成化，可根據要求自行更改設計內容，滿足專用場合的測試。
文檔編號H04L12/26GK202696632SQ201220103808
公開日2013年1月23日 申請日期2012年3月20日 優先權日2012年3月20日
發明者郝斌魁, 孔令濤 申請人:上海航天科工電器研究院有限公司