專利名稱：減少數字顯示裝置中電磁干擾的方法和裝置的制作方法
背景技術：
發明領域本發明涉及液晶顯示器(LCD)。更具體地說，本發明描述一種用于減少液晶顯示器中電磁干擾的方法和裝置。
相關技術的討論電磁干擾(EMI)是電子裝置(無意發射機)干擾有意接收機的干擾量的一種量度。所以EMI是設計諸如PC、平板監視器等依賴高速元件的裝置的主要關注問題，因為它決定了系統、PC母板、圖形控制器等的銷售是否能獲得美國商務部的批準。在特征高速(例如“奔騰”級)處理器、高速總線和數種時鐘輸出等的設計中，情況更是如此。通常，EMI測試是在設計過程的后期進行的，所以如果測試失敗，就意味著昂貴的重新設計和推遲投放市場的時間。使用屏蔽來降低EMI，除了材料成本增加之外，還大大增加了生產的復雜程度，這又抬高了系統的成本。
但有各種技術來降低和/或消除EMI。一種技術稱為脈沖成形，它要求控制輸出波形以便控制較高頻率的諧波。但脈沖成形并不控制基波的頻譜能量，而僅僅通過修整拐角并減少一些高頻分量及其能量來改變脈沖前沿的形狀。所以如果能控制開關閾值附近的波形部分，則脈沖成形就可起作用。
脈沖成形還有一個問題就是為實現所需的EMI，在修整過多和修整不足之間的平衡動作甚至更加復雜，因為溫度和電壓變化都會破壞這種平衡。由于用作最佳修整的技術在制造過程的各批次之間并不能得出一致的結果，所以這種平衡動作就愈加復雜了。例如，仔細設定的容性或阻性成形數值在各生產批次之間都有改變，這就要求對所述系統進行有余量的設計，以確保過程變化留下足夠的EMI控制和前沿時間。
還有另一種稱為轉換速率控制的降低EMI的方法，它通過保持輸出驅動器使之不對負載電容過量充電來管理上升沿的斜度。轉換速率控制通過建立電流控制的輸出(這種電流控制的輸出避免有快而大的電流)來實現這種保持，而且理論上應是有效的。但是，與脈沖成形的情況一樣，主要的問題是對各制造批次以及在各種電壓和溫度范圍內保持這種控制。設計必需估計到最差的加工過程以及既考慮到高的溫度和電壓又考慮到低的溫度和電壓。這些潛在的變化既關鍵又不可預測。結果，轉換速率控制很難實現，也不可靠。
最后，降低EMI的最流行的方法，稱為擴展頻譜技術(SST)，它擴展基頻的能量，以便將特定頻率的能量峰值減至最小。這種技術既降低了基頻EMI，又降低了高頻諧波分量，于是顯著降低了整個系統的EMI，而不會影響時鐘沿的上升和下降時間(見

圖1A-1B)。在較低的頻譜峰值幅度的情況下，系統就符合并具有較大的EMI裕度。擴展頻譜是最簡單、最有效的技術且最不受制造過程變化的影響。所以，使用SST已遍及母板市場，以致在使用能支持100MHz前端總線(FSB)的芯片組的全部設計中，以及在PCI、CPU和存儲器總線的設計中都在使用這種技術。所有母板芯片組的供應商都在設計能用擴展頻譜定時信號工作的部件。
在分立信號的頻率轉換中一個有用的部件是直接數字合成器(DDS)，如圖1C的實例所示。DDS通常實現頻率下降功能。累加單元402將存儲在SF寄存器404中的n-位數值SF加到相位累加器406輸出的n-位數值上。在SCLK的每個上升沿同步更新所述總和。相位累加器406將n-位DDS頻率FDDS饋送到輸出模塊，并將FDDS反饋到累加單元402，從而在一定數量的SCLK周期內，產生階梯周期信號408，其頻率以方程(2)的公式表示
FDDS=SF2nFSCLK---(2)]]>式中FSCLK為SCLK的頻率值。輸出模塊410將DDS頻率信號FDDS轉換為目的地時鐘DCLK。輸出模塊410，例如，將階梯波形轉換為頻率為FDDS的二進制時鐘信號。應當指出，在階梯周期信號408的周期內的抖動等于SCLK周期。如果SCLK周期在很寬范圍內變化(即具有高抖動)，則可能很難(或不可能)設計輸出模塊以有效降低抖動。
所以需要一種有效的方法和裝置，它利用擴展頻率技術通過提供可選頻率的調制時鐘信號來降低EMI。
發明概述公開按照本發明利用擴展頻率技術通過提供可選頻率的調制時鐘信號來降低EMI的方法、裝置和系統。
在一個實施例中，時鐘合成器電路配置成提供基于可選擴展頻譜的輸出時鐘信號，所述時鐘合成器電路包括相位累加器電路；參考時鐘源，它連接到所述相位累加器電路，配置成提供參考時鐘信號；頻移器單元，它連接到所述相位累加器；標稱相位源，它連接到所述相位累加器并且連接到所述頻移器單元，配置成提供標稱相位信號；以及調制相位源，它連接到所述頻移器單元，配置成提供調制信號。頻移器單元組合標稱相位信號和調制信號以便形成作為相位累加器的輸入信號的頻移信號，相位累加器利用所述頻移信號對參考時鐘信號抽樣，以便產生輸出時鐘信號，該輸出時鐘信號的中心頻率和頻率擴展基于所述調制信號。
在另一實施例中，說明了提供基于可選擴展頻譜的輸出時鐘信號的方法。此方法包括以下操作步驟提供相位累加器電路；將配置成提供參考時鐘信號的參考時鐘源連接到所述相位累加器電路；以及將頻移器單元連接到所述相位累加器。此方法還包括將配置成提供標稱相位信號的標稱相位源連接到與頻移器單元相連接的相位累加器；以及將配置成提供調制信號的調制相位源連接到頻移器單元。
附圖簡要說明參考以下結合附圖所作的說明就可更好地理解本發明。
圖1A示出代表性時鐘信號以及基于關聯的諧波的EMI。
圖1B示出圖1A中代表性時鐘信號的擴展頻譜處理以及得到的諧波EMI電平的降低。
圖2示出按照本發明實施例的提供可選調制系統時鐘的系統。
圖3示出按照本發明實施例的代表性雙極性信號。
圖4A-4C示出按照本發明實施例的代表性輸出信號。
圖5示出在本發明一個特殊實施例中采用直接數字合成器電路(DDS)形式的時鐘調制電路。
圖6示出按照本發明實施例的相位累加器電路的特殊實施方案。
圖7示出一個流程圖，詳細說明按照本發明實施例的提供基于擴展頻譜的改進型時鐘的過程。
圖8示出用于實現本發明的計算機系統800。
優選實施例的詳細說明下面將詳細說明本發明的優選實施例。優選實施例的實例示于附圖中。雖然將結合優選實施例對本發明作說明，但是，顯然，所述說明不是用來將本發明限制在一個優選實施例。相反，本發明應覆蓋可以包括在由所附權利要求書限定的本發明的精神和范圍內的各種變動、修改和等效物。
在一個實施例中，說明了一種直接數字合成器電路(DDS)，它配置成提供基于可選擴展頻譜的輸出時鐘信號。所述合成器包括相位累加器電路；參考時鐘源，它連接到相位累加器電路，配置成提供參考時鐘信號；頻移器單元，它連接到所述相位累加器；標稱相位源，它連接到與頻移器單元連接的相位累加器，配置成提供標稱相位信號；以及調制相位源，它連接到頻移器單元，配置成提供調制信號。頻移器單元組合標稱相位信號和調制信號，以便形成作為相位累加器的輸入信號的頻移信號，相位累加器產生輸出時鐘信號，所述輸出時鐘信號的中心頻率和頻率擴展基于所述調制信號。
下面將說明本發明的擴展頻譜系統以及其使用方法，所述系統和方法能組合到本專業的技術人員熟知的用來向LCD提供調制的時鐘信號的集成半導體器件中。但應當指出，所說明的實施例僅用作說明，不應認為是限制本發明的范圍或意圖。
圖2示出按照本發明實施例的擴展頻譜系統200。系統200包括DDS電路202，DDS電路202配置成根據由時鐘調制信號發生器206提供的時鐘調制信號CLKmod和由標稱信號發生器208提供的標稱信號CLKnom，改變從參考時鐘信號源204接收的參考時鐘信號CLKref。時鐘調制信號發生器206和標稱信號發生器208各自連接到加法單元210，加法單元210的輸出連接到相位累加器212。應當指出，時鐘調制信號CLKmod是周期性雙極性信號(即，具有對稱的正負運行波形)其平均值基本上為零。一種這樣的信號示于圖3，圖中示出時鐘調制信號波形302和關聯的時鐘調制信號CLKmod，在此情況下所述信號CLKmod采用一系列十六進制波形值304的形式。這樣，即使由于時鐘調制信號CLKmod的變化而使輸出時鐘信號CLKout受到頻率調制，但其中心頻率保持不變。
在所述實施例中，時鐘調制電路202中包括的輸出電路214用來在某些情況下，利用連接到鎖相環(PLL)電路218的數模轉換器(DAC)216來提供模擬調制時鐘信號，這是本專業的技術人員所熟知的。
工作時，加法器單元210將時鐘調制信號CLKmod加到標稱信號CLKnom上，產生調制信號220，作為相位累加器212的輸入信號。相位累加器212以以下的方式作出響應根據接收的調制信號220對參考時鐘信號CLKref抽樣，從而產生累加器的輸出信號222，如圖4A所示。按照本發明的實施例，累加器的輸出信號222提供以直接與時鐘調制信號CLKmod有關的中心參考頻率fref為基礎的頻率擴展Δf。圖4B和4C示出本發明的至少一個優點，即，雖然由于時鐘調制信號CLKmod而使輸出時鐘CLKout受到頻率調制，但其中心頻率fref保持不變。
在圖5所示的一個實施例中，時鐘調制電路202采取直接數字合成器電路(DDS)500的形式。由相位累加器電路502來完成從參考時鐘信號CLKref和時鐘調制信號CLKmod來產生輸出時鐘CLKout。在一些實施例中，相位累加器電路502連接到正弦幅值的ROM查閱表506。在本實施例中，相位累加器502的抽樣輸出用來對正弦幅值的ROM查閱表506尋址。應當指出，在此情況下，抽樣相位轉換成正弦幅值類似于實數或虛數的即時投影。由于相位累加器502所用的位數決定著輸出時鐘CLKout信號的各頻率調節步驟的間隔大小，所以通常相位累加器的大小是24到32位。由于使用DDS500要求輸出時鐘CLKout信號的標稱值不得大于參考時鐘信號CLKref的大約1/2，所以輸出時鐘CLKout信號就取決于鎖相環(PLL)電路218。
在圖6所示的一個實施例中，工作時，根據時鐘調制信號CLKmod，把N位頻率字F(其中N通常為24)和參考時鐘信號CLKref同步地加載到相位累加器電路502。所述頻率字F是由N位加法器602利用最后抽樣的相位值連續地累積的。按照連接到N位加法器602的參考時鐘信號CLKref對加法器602的輸出進行抽樣。當累加器電路502到達N位最大值時(由時鐘調制信號CLKmod改變)，累加器電路502翻轉并繼續工作。
圖7示出詳細說明按照本發明的實施例提供基于擴展頻譜的改進型時鐘的過程700的流程圖。在702，過程開始，選擇所需的頻率擴展Δf。一旦選擇了具體的頻率擴展Δf，在704，根據所選的頻率擴展Δf，選擇雙極計數器信號。應當指出，雙極計數器信號是平均值基本上是零的周期性信號。然后，在706，把所選的雙極計數器信號與標稱相位信號組合以便形成改變的相位信號，在708，將此改變的相位信號又提供到相位累加器電路。在710，相位累加器電路根據改變的相位信號對參考時鐘信號抽樣。在712，把作為相位累加器輸出信號的抽樣參考時鐘信號提供給輸出電路，所述輸出電路相適應地配置成提供具有基本上不變的中心頻率和所選的頻率擴展Δf的改進的輸出時鐘信號。
圖8示出用于實施本發明的計算機系統800。計算機系統800僅僅是可以在其中實現本發明的圖形系統的實例。計算機系統800包括中央處理單元(CPU)810；隨機存取存儲器(RAM)820；只讀存儲器(ROM)825；一個或多個外圍設備830；圖形控制器860；主存儲器裝置840和850；以及數字顯示器單元870。CPU810還連接到一個或多個輸入/輸出裝置890，所述輸入/輸出裝置890包括(但不限于)以下裝置例如跟蹤球、鼠標、鍵盤、傳聲器、觸感顯示器、換能器卡片閱讀機、磁帶或紙帶閱讀機、圖形輸入板、記錄針、話音或手書識別器或其它已知的輸入裝置，例如其它計算機。圖形控制器860產生模擬圖像數據和相應的參考信號，并將二者提供到數字顯示器單元870。模擬圖像數據可以例如根據從CPU810接收的像素數據或從外部編碼(未示出)產生。在一個實施例中，模擬圖像數據以RGB格式提供，而參考信號包括業界熟知的VSYNC和HSYNC信號。但是，顯然，本發明可以用其它格式的模擬圖像、數據和/或參考信號來實現。例如。模擬圖像數據可包括也具有相應的時間參考信號的視頻信號數據。
雖然僅對幾個實施例作了說明，但是，顯然，本發明可以用許多其它具體形式實現，而不背離本發明的精神和范圍。這些實例應被認為是說明性的，而非限制性的，且本發明不限于此文所述之細節，而是可在所附權利要求書的范圍以及其等效物的完整范圍內進行修改。
雖然對本發明的優選實施例作了說明，但還有屬于本發明范圍內的變更、置換或等效物。應當指出，有許多替換的途徑可實現本發明的方法和裝置。因此，應當把本發明理解為包括所有這些屬于本發明實際精神和范圍內的變更、置換或等效物。
權利要求
1.一種時鐘合成器電路，它配置成提供基于可選擴展頻譜的輸出時鐘信號，所述時鐘合成器電路包括相位累加器電路；參考時鐘源，它連接到所述相位累加器電路，配置成提供參考時鐘信號；頻移器單元，它連接到所述相位累加器電路；標稱相位源，它連接到與所述頻移器單元連接的所述相位累加器，配置成提供標稱相位信號；調制相位源，它連接到所述頻移器單元，配置成提供調制信號。
2.如權利要求1所述的電路，其特征在于所述頻移器單元組合所述標稱相位信號和所述調制信號，以便形成頻移信號。
3.如權利要求2所述的電路，其特征在于所述頻移信號是所述相位累加器的輸入信號。
4.如權利要求3所述的電路，其特征在于所述相位累加器使用所述頻移信號對所述參考時鐘信號抽樣，以便產生所述輸出時鐘信號。
5.如權利要求4所述的電路，其特征在于所述輸出時鐘信號的中心頻率和頻率擴展基于所述調制信號。
6.如權利要求1所述的電路，其特征在于所述相位累加器電路連接到只讀存儲器查閱表。
7.如權利要求6所述的電路，其特征在于所述只讀存儲器查閱表包括正弦波幅值。
8.如權利要求7所述的電路，其特征在于所述相位累加器的抽樣輸出信號作為所述只讀存儲器查閱表的輸入信號，以便將所述抽樣輸出信號轉換為正弦波幅值。
9.一種提供基于可選擴展頻譜的輸出時鐘信號的方法，所述方法包括提供相位累加器電路；將配置成提供參考時鐘信號的參考時鐘源連接到所述相位累加器電路；將頻移器單元連接到所述相位累加器；將配置成提供標稱相位信號的標稱相位源連接到與所述頻移器單元連接的所述相位累加器；將配置成提供調制信號的調制相位源連接到所述頻移器單元。
10.如權利要求9所述的方法，其特征在于還包括由所述頻移器單元組合所述標稱相位信號和所述調制信號，以便形成頻移信號。
11.如權利要求10所述的方法，其特征在于還包括將所述頻移信號輸入到所述相位累加器。
12.如權利要求11所述的方法，其特征在于還包括由所述相位累加器產生輸出時鐘信號。
13.如權利要求12所述的方法，其特征在于還包括根據所述頻移信號對所述參考時鐘信號抽樣。
14.如權利要求12所述的方法，其特征在于所述輸出時鐘信號的中心頻率和頻率擴展基于所述調制信號。
15.如權利要求1所述的方法，其特征在于還包括將所述相位累加器電路連接到只讀存儲器查閱表，
16.如權利要求15所述的方法，其特征在于所述只讀存儲器查閱表包括正弦波幅值。
17.如權利要求16所述的方法，其特征在于包括根據所述只讀存儲器查閱表中包含的所述正弦波幅值將所述抽樣的輸出信號轉換成正弦波幅值信號。
全文摘要
描述一種配置成提供基于可選擴展頻譜的輸出時鐘信號的直接數字合成器電路。所述合成器包括相位累加器電路；參考時鐘源，它連接到相位累加器電路，配置成提供參考時鐘信號；頻移器單元，它連接到相位累加器；標稱相位源，它連接到與頻移器單元連接的相位累加器，配置成提供標稱相位信號；以及調制相位源，它連接到頻移器單元，配置成提供調制信號。頻移器單元組合標稱相位信號和調制信號，以便形成作為相位累加器輸入信號的頻移信號，相位累加器利用此頻移信號對參考時鐘信號抽樣，以便產生其中心頻率和頻率擴展基于調制信號的輸出時鐘信號。
文檔編號H04B15/04GK1653404SQ03810487
公開日2005年8月10日 申請日期2003年3月12日 優先權日2002年3月14日
發明者文森特·王 申請人:創世紀微芯片公司