一種抗單粒子瞬態的時鐘驅動電路的制作方法
【專利摘要】本發明公開了一種抗單粒子瞬態的時鐘驅動電路，由兩類反相器構成：雙輸入、雙輸出反相器DIDO和雙輸入、單輸出反相器DISO，所采用的兩類反相器的具體數目及其連接方式依據設計電路的復雜程度及其所采用的時鐘設計方案而定。DIDO和DISO均包含兩個PMOS晶體管和兩個NMOS晶體管。在基于雙輸入、雙輸出以及雙輸入、單輸出時鐘反相器的時鐘分布網絡中，雙輸入、雙輸出反相器上產生的單粒子瞬態脈沖傳播到時鐘葉節點的概率為零。因此，本發明顯著地提高時鐘分布網絡抗單粒子瞬態的能力，有效地降低時鐘分布網絡受到輻射粒子轟擊后各個時鐘葉節點上產生單粒子瞬態脈沖的概率。因此，本發明的抗單粒子瞬態的時鐘加固電路的抗單粒子瞬態能力要顯著優于傳統未加固的時鐘電路。
【專利說明】
一種抗單粒子瞬態的時鐘驅動電路
技術領域
[0001 ]本發明涉及時鐘加固領域，特別涉及一種抗單粒子瞬態（Singl e-Event Trans i ent，SET)的時鐘驅動電路。
【背景技術】
[0002] 應用于航天、航空的電子系統很容易受到單粒子效應（Single-Event Effect， SEE)的影響而失效，并且單粒子效應對航天設備中電子器件的影響隨集成電路特征尺寸的 持續縮減在日益加劇，已經成為了航天用大規模集成電路中的主要失效模式。
[0003] 作為單粒子效應的一種，單粒子瞬態通常是指半導體器件在受到空間單粒子轟擊 后，粒子的能量沉積導致粒子的碰撞電離，在濃度梯度和電場的作用下電離出的電荷被收 集和輸運，導致電路節點出現電流和電壓瞬時突變的現象。
[0004] 作為同步數字系統中分布最廣、頻率最高的信號，時鐘信號在集成電路中占有著 舉足輕重的地位。而時鐘分布網絡(Clock Distribution Network，Q)N)作為時鐘信號的載 體，由多個時鐘節點構成，時鐘節點在受到輻射粒子轟擊后將會產生軟錯誤，嚴重的將會導 致電路(甚至是整個芯片)失效，因此，時鐘分布網絡的重要性自然也不言而喻。目前，業內 對時鐘節點的翻轉引發軟錯誤率(Soft Error Rati〇，SER)的研究卻比較少，CDN加固方法 鮮見文獻。
[0005] 為了達到低功耗、低偏斜的目的，人們對于CDN的結構一直處于不斷的研究和探索 之中。目前常見的CDN結構包括樹狀時鐘網絡(平衡樹、Η樹、X樹等）、網狀(Mesh)時鐘網絡、 魚骨型（Fishbone)時鐘網絡以及混合時鐘網絡。此外，還出現了諧振時鐘網絡(Resonant Clock Distribution Network)等新型的時鐘分布網絡。而無論是哪種拓撲結構的時鐘分 布網絡，時鐘緩沖器(buffer)/反相器(inverter)都是其中必不可少的組成部分。作為時鐘 分發的基礎，時鐘buffer在提供純凈、精確的時鐘信號方面起著主導作用：它們為設計者提 供了更多的靈活性，使設計者可以對齊時鐘邊沿，或者使時鐘前移或后移，從而增大數據有 效窗口；同時，它們還可以補償線路長度延時以及提供獨特的芯片時序，幫助工程師設計出 最佳電路。
[0006] 重離子、質子、中子等引發的單粒子效應對時鐘網絡的影響主要通過兩種特殊模 式的電路失效進行:福射致時鐘競爭(又叫時鐘毛刺，Radiation-Induced Clock Race)和 福射致時鐘抖動(Radiation-Induced Clock Jitter)。其中，福射致時鐘競爭是指所收集 的電荷引發時鐘跳變到錯誤的狀態，引入一個新的時鐘邊沿，在邊沿敏感電路中該現象會 導致數據的錯誤采樣;輻射致時鐘抖動是指當輻射粒子引起的電荷收集靠近時鐘邊沿時， 時鐘邊沿會偏離其預期的跳變時間，引起時鐘抖動增加的現象。N. Seifert等人的研究結果 表明：在未加固的基于脈沖鎖存器的時鐘分布網絡設計中，Clock SER占到了整個芯片級 SER的50% ;而在基于觸發器的設計中，輻射致時鐘競爭所引發的SER占所有時鐘路徑SER的 絕大部分（由輻射致時鐘抖動所引發的SER占全部時鐘路徑SER的2% )。
[0007] 時鐘分布網絡抗單粒子效應的能力一方面可以通過在CDN各個葉節點上捕捉到的 瞬態脈沖的數目、瞬態脈沖的寬度等來直接進行表征；另一方面，也可以通過設計中時鐘信 號上的瞬態脈沖所引發的時序單元錯誤采樣的次數來間接地進行表征。
[0008] A.Mallajosyula和P.Zarkesh-Ha在IEEE International Integrated Reliability Workshop Final Report(國際綜合可靠性研討會報告)上發表的"A Robust Single Event Upset Hardened Clock Distribution Network"（一種抗單粒子翻轉的時 鐘分布網絡）（2008年10月12-16日，第121-124頁）中提出了一種基于改進的Muller C單元 (C-e 1 ement)的抗單粒子翻轉的時鐘葉節點的驅動電路。該技術通過在時鐘葉節點的驅動 單元中引入延時單元，利用時間冗余的加固方法來濾除其所在時鐘路徑上傳播過來的單粒 子瞬態脈沖。這會產生額外的延時，同時，該驅動電路所能濾除的單粒子瞬態脈沖的寬度完 全取決于所引入的延時單元。除此之外，該技術只能用于時鐘分布網絡中葉節點驅動單元 的加固。

【發明內容】

[0009] 本發明要解決的技術問題是:針對已有時鐘分布網絡中抗單粒子翻轉的時鐘驅動 電路延遲大、且所能濾除的單粒子瞬態脈沖的寬度完全取決于所引入的延時單元的問題， 提供一種抗單粒子瞬態的時鐘驅動電路，它可以顯著地提高時鐘分布網絡抗單粒子瞬態的 能力，有效地降低時鐘分布網絡受到輻射粒子轟擊后各個時鐘葉節點上產生單粒子瞬態脈 沖的概率。
[0010] 本發明提出的抗單粒子瞬態的時鐘驅動電路由兩類反相器構成:雙輸入、雙輸出 (Dual Inputs and Dual 0utputs，DID0)的反相器和雙輸入、單輸出（Dual Inputs and Single 0utput，DIS0)的反相器。其中，所采用的兩類反相器的具體數目及其連接方式依據 設計電路的復雜程度及其所采用的時鐘設計方案(包括時鐘分布網絡的拓撲結構等)而定。
[0011] 和常用的未加固的普通反相器相比，本發明中提出的雙輸入、雙輸出的反相器包 括兩個輸入端口 11_D、12_D，兩個輸出端口 ZN1_D、ZN2_D。而雙輸入、單輸出的反相器包括兩 個輸入端口 11_S、12_S，一個輸出端口 ZN_S。
[0012] 和普通的一個PM0S晶體管和一個匪0S晶體管構成的反相器相比，本發明中雙輸 入、雙輸出結構的反相器包含了兩個PM0S晶體管記為第一 PM0S管、第二PM0S管，和兩個NM0S 晶體管記為第一NM0S管、第二NM0S管。其中，第一PM0S管的柵極Pgl_D連接雙輸入、雙輸出反 相器的輸入端口 I1_D，源極Psl_D連接電源VDD，漏極Pdl_D連接雙輸入、雙輸出反相器的輸 出端口 ZN1_D;第二PM0S管的柵極Pg2_D連接雙輸入、雙輸出反相器的輸入端口 I2_D，源極 卩82_0連接電源VDD，漏極Pd2_D連接雙輸入、雙輸出反相器的輸出端口 ZN2_D;第一NM0S管的 柵極Ngl_D連接雙輸入、雙輸出反相器的輸入端口 12_D，源極Ns 1_D連接地VSS，漏極Nd 1_D連 接雙輸入、雙輸出反相器的輸出端口 ZN1_D;第二NM0S管的柵極Ng2_D連接雙輸入、雙輸出反 相器的輸入端口 I2_D，源極Ns2_D連接地VSS，漏極Nd2_D連接雙輸入、雙輸出反相器的輸出 端口 ZN2_D。
[0013] 本發明雙輸入、單輸出的反相器也包含兩個PM0S晶體管記為第三PM0S管、第四 PM0S管，和兩個NM0S晶體管第三NM0S管、第四NM0S管。其中，第三PM0S管的柵極Pg3_S連接雙 輸入、單輸出反相器的輸入端口 11_S，源極?83_5連接電源VDD，漏極Pd3_S連接雙輸入、單輸 出反相器的輸出端口 ZN1_S;第四PM0S管的柵極Pg4_S連接雙輸入、單輸出反相器的輸入端 口 12_S，源極?84_0連接電源VDD，漏極Pd4_S連接雙輸入、單輸出反相器的輸出端口 ZN2_S; 第三匪OS管的柵極Ng3_S連接雙輸入、單輸出反相器的輸入端口 12_S，源極Ns3_D連接地 VSS，漏極Nd3_S連接雙輸入、單輸出反相器的輸出端口 ZN1_S;第四匪0S管的柵極Ng4_S連接 雙輸入、單輸出反相器的輸入端口 12_S，源極Ns4_S連接地VSS，漏極Nd4_S連接雙輸入、單輸 出反相器的輸出端口 ZN2_S。
[0014] 圖5為采用DIDO和DIS0單元實現的抗單粒子瞬態的時鐘加固電路的示意圖。該實 施例中，本發明時鐘驅動電路是η級反相器構成的平衡樹結構的時鐘網絡，第一級反相器至 第η-1級反相器均是雙輸入、雙輸出反相器，最后一級反相器即第η級反相器是雙輸入、單輸 出反相器，η為整數，η的取值依據設計電路的復雜程度及其所采用的時鐘設計方案(包括時 鐘分布網絡的拓撲結構等)而定，一般η大于等于3。第一級(Level 1)反相器的兩個輸入端 口連接同一時鐘信號elk;其輸出端口ZN1_D_1連接第二級(Level 2)反相器(圖中以連接兩 個第二級反相器為例）的輸入端口 11_D_21和11_D_22，第一級反相器的輸出端口ZN2_D_1連 接第二級反相器的輸入端口 I2_D_21和I2_D_22;兩個第二級反相器的輸出端口 ZN1_D_21和 ZN1_D_22分別連接后面相應的第三級(Level 3)反相器的輸入端口 11_D_31、11_D_31和11_ D_33、11_D_34，其輸出端口 ZN2_D_21和ZN2_D_22分別連接第三級反相器的輸入端口 I2_D_ 31、I2_D_31和I2_D_33、I2_D_34。第k級反相器的輸出端口 ZNl_D_k連接其后一級反相器（即 第k+Ι級反相器)的輸入端口 Il_D_(k+l) j，第k級反相器(Level k)的輸出端口ZN2_D_k連接 第k+1級反相器的輸入端口 12_D_(k+1) j，k、j均為整數，3彡k彡n-2，1彡j彡4。時鐘電路中的 最后一級反相器（即直接連接觸發器等時序單元的時鐘反相器，第η級反相器)采用的是雙 輸入、單輸出的時鐘反相器:其兩個輸入端口 Il_S_j、I2_S_j分別連接倒數第二級反相器 (即第n-1級反相器)的輸出端口 ZN1_D_ (η-1) j、ZN2_D_ (η-1) j，其輸出端口 ZN_S_ j連接與之 相連的觸發器等時序單元的時鐘輸入端口。
[0015] 本發明抗單粒子瞬態的時鐘驅動電路的工作過程如下：
[0016] 以圖5所示的η級平衡樹結構的抗單粒子瞬態的時鐘分布網絡為例來說明本發明 的抗單粒子瞬態的時鐘驅動電路的具體應用。假設時鐘輸入elk為0,第二級(Level 2)反相 器中的第一個雙輸入、雙輸出反相器中的第一 PM0S管受到輻射粒子的轟擊產生一單粒子瞬 態脈沖。該瞬態脈沖會傳播到第三級(Level 3)反相器的第一PM0S管的柵極Pgl_D以及第二 NM0S管的柵極Ng2_D，導致Leve 1 3中反相器的第一PM0S管截止；同時，第二NM0S管導通。由 于Level 2中第一個反相器的輸出端ZN2_D為正常的低電平，Level 3中各反相器的第二 PM0S管是導通的。這樣，Level 3中各反相器的第二PM0S管和第二NM0S管將同時導通，Level 3反相器的輸出端口 ZN2_D便被由正常的高電平（電源電壓值)拉到一個中間電平(介于0和 電源電壓值之間的某一電壓值，具體電壓值根據雙輸入、雙輸出反相器中第二PM0S管和第 二匪0S管上的寄生電阻的比值來確定），于是在Level 3反相器的輸出端口2呢_0便發生了 一個VDD到某一中間電平的跳變，產生了一個小于滿擺幅的瞬態脈沖(而Level 3中反相器 的輸出端口 ZN1_DS正常的高電平）。
[0017]同樣地，Level 3反相器輸出端口ZN2_D上的瞬態脈沖信號會沿著時鐘路徑逐漸向 后傳播，而在傳播過程中，瞬態脈沖的幅值將會不斷衰減。最終，瞬態脈沖將消失，不會傳播 到后續的時序單元。
[0018]最壞的情況，考慮在傳播到最后一級時鐘反相器（即雙輸入、單輸出的DIS0反相 器)時仍有SET脈沖存在--假設有一SET脈沖傳播到DISO反相器的輸入端口 I2_D。根據本 設計中雙輸入、單輸出反相器的傳輸特性，只有當其兩個輸入端口 11_S、12_S相同時，其輸 出才會發生翻轉；因此，即使有SET脈沖傳播到了DISO反相器的一個輸入端口，該SET脈沖信 號也會被DISO反相器濾除（即DISO反相器的輸出端口 ZN_Sl不會有SET脈沖產生），從而保 證了傳播到后續時序單元的時鐘信號的正確性。
[0019] 采用本發明可以達到以下技術效果：
[0020] 本發明的抗單粒子瞬態的時鐘加固電路的抗單粒子瞬態能力要顯著優于傳統未 加固的時鐘電路。在基于雙輸入、雙輸出以及雙輸入、單輸出時鐘反相器的時鐘分布網絡 中，雙輸入、雙輸出反相器上產生的單粒子瞬態脈沖傳播到時鐘葉節點的概率為零。因此， 本發明顯著地提高時鐘分布網絡抗單粒子瞬態的能力，有效地降低時鐘分布網絡受到輻射 粒子轟擊后各個時鐘葉節點上產生單粒子瞬態脈沖的概率。
【附圖說明】
[0021] 圖1為本發明提出的雙輸入、雙輸出的反相器的邏輯結構示意圖；
[0022] 圖2為本發明中采用的雙輸入、單輸出的反相器的邏輯結構示意圖；
[0023] 圖3為本發明提出的雙輸入、雙輸出的反相器的符號圖；
[0024] 圖4為本發明采用的雙輸入、單輸出的反相器的符號圖；
[0025]圖5為采用DID0和DIS0反相器實現的抗單粒子瞬態的時鐘加固電路的示意圖； [0026]圖6為一個具體實施例，由通用65nm工藝下標準單元庫中未加固時鐘反相器 CLKNVHSV4構成的八級反相器鏈以及SET瞬態脈沖在其中傳播的示意圖；
[0027] 圖7為一個具體實施例，65nm工藝下采用本發明中加固的雙輸入、雙輸出的反相器 CLKNVHSV4_DID0及雙輸入、單輸出的反相器CLKNVHSV4_DIS0構成的八級反相器鏈以及SET 瞬態脈沖在其中傳播的示意圖。
【具體實施方式】
[0028] 圖1為本發明提出的雙輸入、雙輸出的反相器的邏輯結構示意圖。和普通的一個 PM0S晶體管和一個匪0S晶體管構成的反相器相比，本發明中雙輸入、雙輸出結構的反相器 包含了兩個PM0S晶體管記為第一 PM0S管、第二PM0S管，和兩個NM0S晶體管記為第一 NM0S管、 第二NM0S管。其中，第一PM0S管的柵極Pgl_D連接雙輸入、雙輸出反相器的輸入端口 11_D，源 極Psl_D連接電源VDD，漏極Pdl_D連接雙輸入、雙輸出反相器的輸出端口 ZN1_D;第二PM0S管 的柵極Pg2_D連接雙輸入、雙輸出反相器的輸入端口 12_D，源極？82_0連接電源VDD，漏極 Pd2_D連接雙輸入、雙輸出反相器的輸出端口 ZN2_D;第一匪0S管的柵極Ngl_D連接雙輸入、 雙輸出反相器的輸入端口 I2_D，源極Ns 1_D連接地VSS，漏極Ndl_D連接雙輸入、雙輸出反相 器的輸出端口 ZN1_D;第二NM0S管的柵極Ng2_D連接雙輸入、雙輸出反相器的輸入端口 12_D， 源極Ns2_D連接地VSS，漏極Nd2_D連接雙輸入、雙輸出反相器的輸出端口 ZN2_D。
[0029] 圖2為本發明提出的雙輸入、單輸出的反相器的邏輯結構示意圖。本發明雙輸入、 單輸出的反相器包含兩個PM0S晶體管記為第三PM0S管、第四PM0S管，和兩個NM0S晶體管第 三NM0S管、第四NM0S管。其中，第三PM0S管的柵極Pg3_S連接雙輸入、單輸出反相器的輸入端 口 11_S，源極?83_3連接電源VDD，漏極Pd3_S連接雙輸入、單輸出反相器的輸出端口 ZN1_S; 第四PMOS管的柵極Pg4_S連接雙輸入、單輸出反相器的輸入端口 12_S，源極？84_0連接電源 VDD，漏極Pd4_S連接雙輸入、單輸出反相器的輸出端口 ZN2_S;第三NM0S管的柵極Ng3_S連接 雙輸入、單輸出反相器的輸入端口 12_S，源極Ns3_D連接地VSS，漏極Nd3_S連接雙輸入、單輸 出反相器的輸出端口 ZN1_S;第四匪0S管的柵極Ng4_S連接雙輸入、單輸出反相器的輸入端 口 12_S，源極Ns4_S連接地VSS，漏極Nd4_S連接雙輸入、單輸出反相器的輸出端口 ZN2_S。
[0030] 如圖3所示，為本發明的雙輸入、雙輸出反相器的符號圖。圖4所示為本發明的雙輸 入、單輸出反相器的符號圖。在圖5的抗單粒子瞬態的時鐘加固電路中將采用DID0和DIS0反 相器的符號圖進行連接。
[0031] 圖5為采用DID0和DIS0單元實現的抗單粒子瞬態的時鐘加固電路的示意圖。該實 施例中，本發明時鐘驅動電路是η級反相器構成的平衡樹結構的時鐘網絡，第一級反相器至 第η-1級反相器均是雙輸入、雙輸出反相器，最后一級反相器即第η級反相器是雙輸入、單輸 出反相器，η為整數，η的取值依據設計電路的復雜程度及其所采用的時鐘設計方案(包括時 鐘分布網絡的拓撲結構等)而定。第一級(Level 1)反相器的兩個輸入端口連接同一時鐘信 號elk;其輸出端口ZN1_D_1連接第二級(Level 2)反相器(圖中以連接兩個第二級反相器為 例）的輸入端口 11_D_21和11_D_22，第一級反相器的輸出端口ZN2_D_1連接第二級反相器的 輸入端口 I2_D_21和I2_D_22;兩個第二級反相器的輸出端口ZN1_D_21和ZN1_D_22分別連接 后面相應的第三級（Level 3)反相器的輸入端口 11_D_31、11_D_31和11_D_33、11_D_34，其 輸出端口 ZN2_D_21和ZN2_D_22分別連接第三級反相器的輸入端口 I2_D_31、I2_D_31和I2_ D_33、I2_D_34。第k級反相器的輸出端口 ZNl_D_k連接其后一級反相器（即第k+1級反相器） 的輸入端口 I l_D_(k+l) j，第k級反相器(Level k)的輸出端口 ZN2_D_k連接第k+Ι級反相器 的輸入端口 12_D_(k+1) j，k、j均為整數，3彡k彡n-2，1 < j彡4。時鐘電路中的最后一級反相 器(即直接連接觸發器等時序單元的時鐘反相器，第η級反相器)采用的是雙輸入、單輸出的 時鐘反相器:其兩個輸入端口 Il_S_j、I2_S_j分別連接倒數第二級反相器（即第η-1級反相 器)的輸出端口 ZNl_D_(n-l) j、ZN2_D_(n-l) j，其輸出端口 ZN_S_ j連接與之相連的觸發器等 時序單元的時鐘輸入端口。
[0032]圖6為一個具體實施例，由通用65nm工藝下標準單元庫中未加固時鐘反相器 CLKNVHSV4構成的八級反相器鏈以及SET瞬態脈沖在其中傳播的示意圖。圖6(a)所示為采用 一個通用65nm工藝下標準單元庫中未加固反相器CLKNVHSV4構成的反相器鏈。該反相器鏈 由八個時鐘反相器CLKNVHSV4首尾相接構成，反相器鏈的輸入端和輸出端分別為I和Z。圖6 (b)為SET瞬態脈沖在該反相器鏈中傳播的示意圖。SET脈沖激勵加在該反相器鏈的輸入端 口 I。當所施加的SET脈沖寬度較小時，在傳播過程中脈沖的振幅和寬度會逐漸縮減，到達反 相器鏈的輸出端Z時，已捕捉不到SET脈沖。而當施加的SET脈沖寬度達到35ps左右時，在輸 出端口 Z便可捕捉到滿擺幅的SET脈沖信號。
[0033]圖7為一個具體實施例，65nm工藝下采用本發明中加固的雙輸入、雙輸出的反相器 CLKNVHSV4_DID0及雙輸入、單輸出的反相器CLKNVHSV4_DIS0構成的八級反相器鏈以及SET 瞬態脈沖在其中傳播的示意圖。圖7(a)所示為65nm工藝下采用本發明中兩種加固反相器首 尾相接構成的反相器鏈。該反相器鏈中包含了 7個雙輸入、雙輸出的反相器CLKNVHSV4_DID0 以及一個雙輸入、單輸出的反相器CLKNVHSV4_DIS0;反相器鏈的輸入端口為I和10,輸出端 口為Z。圖7(b)為SET瞬態脈沖在該反相器鏈中的傳播示意圖。保持該反相器鏈的輸入端口 10始終為ο，對輸入端口 I加一SET脈沖，通過觀察各個反相器的輸出端ZN*和ΖΝ*0(其中* = 1，2，···，7)以及反相器鏈的輸出端Z的輸出波形來了解所加SET脈沖在該反相器鏈中的傳 播。當所加SET脈沖寬度達到500ps時，在第三級反相器的輸出端仍然不會觀察到明顯的瞬 態脈沖一一實際上，在第一級反相器的輸出端，脈沖的幅值已經小于了所加SET脈沖幅值的 1/2〇
[0034] 為了說明本發明抗單粒子瞬態的時鐘驅動電路的抗單粒子瞬態效果，采用本發明 的時鐘驅動電路，利用Encounter工具并結合腳本實現了一個標量仿存控制器譯碼電路的 設計(包括布圖規劃、時鐘樹綜合、布局布線等）；利用寄生參數提取工具StarRC提取了整個 設計的詳細標準寄生格式DSPF(Detailed Standard Parasitic Format)文件;米用Hspice 工具對包含了電阻、電容等詳細寄生信息的DSPF網表進行了仿真。
[0035] 考慮到標量訪存控制器譯碼電路的設計主要基于觸發器，故結合N. Seifert等人 的研究結果，本文主要對設計進行了輻射致時鐘競爭的仿真。仿真時SET脈沖的注入位置遍 歷了時鐘網絡上的各個DID0反相器的輸出端口； SET脈沖的注入時間隨機（在仿真時間段 內，采用shell腳本自動生成一隨機注入時間）；SET脈沖寬度隨機，并且該SET脈沖寬度小于 等于最大脈沖寬度值(最大脈沖寬度值根據地面輻照試驗的試驗結果確定，脈沖寬度的生 成同樣采用shell腳本自動生成）。在Spice網表中，調用了兩個完全相同的譯碼電路；同時， 分別將兩個譯碼電路中同一時序單元(D觸發器)的時鐘輸入端口 CK連接到一個異或門的兩 個輸入端口（即仿真過程中調用的異或門的數目等于譯碼電路中時序單元的總數）。仿真過 程中，對其中一個譯碼電路中時鐘路徑上的DID0反相器的輸出端口遍歷地進行SET脈沖注 入，通過統計異或門（D觸發器CK端連接的一組異或門）中高電平出現的數目來研究本發明 抗單粒子瞬態的時鐘加固電路中SET脈沖在時鐘路徑上的傳播。統計結果見表1。
[0036] 為了更加直觀地驗證本發明抗單粒子瞬態的時鐘加固電路的加固效果，采用標準 單元庫中未加固的相同驅動能力的時鐘反相器(CLKNVHSV1)對同樣的設計進行了時鐘樹綜 合，得到未加固的時鐘分布網絡。同時，采用上文所述的仿真方法對未加固的時鐘分布網絡 上與本發明的抗單粒子瞬態的時鐘加固電路中各個DID0反相器相對應的反相器的輸出端 口進行了遍歷仿真;并對仿真結果進行了統計(統計結果見表1)。由于本發明的抗單粒子瞬 態的時鐘分布網絡的葉節點上采用的是DIS0結構的反相器，該結構反相器受到轟擊的條件 下其輸出端口 ZN也會產生SET脈沖，該脈沖有可能會會傳播到與其直接相連的觸發器上。但 是，考慮到葉節點受到轟擊并產生SET脈沖的情況與未加固時鐘分布網絡上葉節點的情況 相似，本文將不對其進行仿真說明。
[0037] 為了使驗證結果更加充分，分別對本發明的抗單粒子瞬態的時鐘加固電路中的31 個DID0反相器(CLKNVHSV1_DID0)的輸出端口 ZN1和未加固的時鐘分布網絡中對應的31個未 加固的普通反相器(CLKNVHSV1)的輸出端口ZN進行了四次遍歷仿真。其中，基于標量仿存控 制器譯碼電路的設計中共包含88個時序單元(觸發器），即在觸發器CK端口處檢測到的SET 的最大數目為88。通過表1中統計結果的對比，可以直觀地看出：本發明的抗單粒子瞬態的 時鐘加固電路的抗SET能力明顯優于傳統的未加固的時鐘電路，適合用于抗單粒子瞬態加 固時鐘分布網絡，應用于航空、航天等領域。
[0038] 表1
[0039]
【主權項】
1. 一種抗單粒子瞬態的時鐘驅動電路，其特征在于，包括兩類反相器:雙輸入、雙輸出 的反相器和雙輸入、單輸出的反相器;兩類反相器的具體數目及其連接方式依據設計電路 的復雜程度及其所采用的時鐘設計方案而定； 雙輸入、雙輸出的反相器包括兩個輸入端口 11_D、12_D，兩個輸出端口 ZN1_D、ZN2_D，兩 個PMOS晶體管記為第一 PMOS管、第二PMOS管，和兩個NMOS晶體管記為第一 NMOS管、第二NMOS 管；其中，第一PMOS管的柵極Pgl_D連接雙輸入、雙輸出反相器的輸入端口 11_D，源極Ps 1_D 連接電源VDD，漏極Pdl_D連接雙輸入、雙輸出反相器的輸出端口 ZN1_D;第二PMOS管的柵極 Pg2_D連接雙輸入、雙輸出反相器的輸入端口 I2_D，源極?82_0連接電源VDD，漏極Pd2_D連接 雙輸入、雙輸出反相器的輸出端口 ZN2_D;第一 NMOS管的柵極Ng 1_D連接雙輸入、雙輸出反相 器的輸入端口 12_D，源極Ns 1_D連接地VSS，漏極Ndl_D連接雙輸入、雙輸出反相器的輸出端 口ZN1_D;第二匪OS管的柵極Ng2_D連接雙輸入、雙輸出反相器的輸入端口 I2_D，源極Ns2_D 連接地VSS，漏極Nd2_D連接雙輸入、雙輸出反相器的輸出端口 ZN2_D; 雙輸入、單輸出的反相器包括兩個輸入端口 11_S、12_S，一個輸出端口 ZN_S;兩個PMOS 晶體管記為第三PMOS管、第四PMOS管，和兩個NMOS晶體管第三NMOS管、第四NMOS管;其中，第 三PMOS管的柵極Pg3_S連接雙輸入、單輸出反相器的輸入端口 I1_S，源極卩83_5連接電源 VDD，漏極Pd3_S連接雙輸入、單輸出反相器的輸出端口 ZN1_S;第四PMOS管的柵極Pg4_S連接 雙輸入、單輸出反相器的輸入端口 12_S，源極?84_0連接電源VDD，漏極Pd4_S連接雙輸入、單 輸出反相器的輸出端口 ZN2_S;第三匪OS管的柵極Ng3_S連接雙輸入、單輸出反相器的輸入 端口 I2_S，源極Ns3_D連接地VSS，漏極Nd3_S連接雙輸入、單輸出反相器的輸出端口 ZN1_S; 第四匪OS管的柵極Ng4_S連接雙輸入、單輸出反相器的輸入端口 12_S，源極Ns4_S連接地 VSS，漏極Nd4_S連接雙輸入、單輸出反相器的輸出端口 ZN2_S。2. 如權利要求1所述的抗單粒子瞬態的時鐘驅動電路，其特征在于，所述兩類反相器的 數目為η，η為整數，一般η大于等于3，所述連接方式為平衡樹結構;第一級反相器至第n-1級 反相器均是雙輸入、雙輸出反相器，最后一級反相器即第η級反相器是雙輸入、單輸出反相 器;第一級反相器的兩個輸入端口連接同一時鐘信號elk;其輸出端口 ZN1_D_1連接第二級 反相器的輸入端口 I1_D_21和I1_D_22,第一級反相器的輸出端口 ZN2_D_1連接第二級反相 器的輸入端口 I2_D_21和I2_D_22;兩個第二級反相器的輸出端口 ZN1_D_21和ZN1_D_22分別 連接后面相應的第三級反相器的輸入端口 11_D_31、11_D_31和11_D_33、11_D_34，其輸出端 口ZN2_D_21和ZN2_D_22分別連接第三級反相器的輸入端口 I2_D_31、I2_D_31和I2_D_33、 I2_D_34;第k級反相器的輸出端口ZNl_D_k連接第k+1級反相器的輸入端口 Il_D_(k+l) j，第 k級反相器的輸出端口 ZN2_D_k連接第k+1級反相器的輸入端口 12_D_(k+1) j，k、j均為整數， 3彡k彡n-2，l<j<4;第η級反相器的輸入端口 Il_S_j、I2_S_j分別連接第n-1級反相器的輸 出端口ZNl_D_(n-l)j、ZN2_D_(n-l)j，其輸出端口ZN_S_j連接與之相連的觸發器等時序單 元的時鐘輸入端口。
【文檔編號】H03K19/003GK105897243SQ201610196746
【公開日】2016年8月24日
【申請日】2016年3月31日
【發明人】陳書明, 郝培培, 黃鵬程, 梁斌
【申請人】中國人民解放軍國防科學技術大學