數字倍頻電路及修正時鐘占空比的方法
【技術領域】
[0001]本發明涉及倍頻電路，具體涉及數字倍頻電路及修正時鐘占空比的方法。
【背景技術】
[0002]結構簡單具有面積優勢，高準確度的數字倍頻電路在數字電路中，應用非常普遍。在一些通信器件中，如RFID、手持移動終端，對小面積、低功耗、低溫度靈敏度的數字倍頻器提出了需求。
[0003]傳統的倍頻電路通常使用鎖相環提供，然而在系統沒有采用鎖相環的場合，單獨為電路提供一個倍頻時鐘而引入鎖相環，顯然會增大面積成本。而在純數字電路應用場合，這顯然也會增加系統的復雜度。
[0004]采用反向器對的基本延遲單元，可以在不影響時鐘波形的情況下對其進行平移，誤差僅僅受到器件延時精度的限制。但對于占空比非50%的輸入時鐘，則需要進行特殊處理，否則輸出倍頻時鐘將會表現出明顯的抖動。

【發明內容】

[0005]本發明所要解決的技術問題是提供數字倍頻電路及數字倍頻電路修正時鐘占空比的方法，保證輸入基準時鐘占空比不為50%的情況下，產生無明顯抖動的倍頻時鐘。
[0006]為了解決上述技術問題，本發明的第一個技術方案是:一種數字倍頻電路，包括延遲電路、邊沿檢測對齊電路、占空比修正電路、復位信號生成電路和時鐘產生電路；其特點是:
[0007]延遲電路包括第一延遲序列、第二延遲序列、第三延遲序列和第四延遲序列，每個延遲序列均受邊沿對齊電路輸出的同一個延遲控制參數的控制；以保證每個延遲序列均延遲相同的相位。
[0008]時鐘產生電路接收外部輸入時鐘信號，產生與外部輸入時鐘信號同頻率的基準時鐘信號，輸出到第一延遲序列、邊沿檢測對齊電路和占空比修正電路；并且時鐘產生電路還接收復位信號生成電路輸出的復位信號，以調整基準時鐘信號的占空比；
[0009]第一延遲序列接收時鐘產生電路輸出的基準時鐘信號，對收到的信號延遲設定周期后輸出到第二延遲序列和占空比修正電路；
[0010]第二延遲序列接收第一延遲序列輸出的信號，對收到的信號延遲設定周期后輸出到第三延遲序列和復位信號生成電路；
[0011]第三延遲序列接收第二延遲序列輸出的信號，對收到的信號延遲設定周期后輸出到第四延遲序列；
[0012]第四延遲序列接收第三延遲序列輸出的信號，對收到的信號延遲設定時間后輸出到邊沿對齊電路；當第二延遲序列輸出的信號比基準時鐘信號延遲半個周期時，第四延遲序列輸出的信號比基準時鐘信號延遲一個周期；
[0013]邊沿檢測對齊電路接收第四延遲序列輸出的信號，同時接收時鐘產生電路輸出的基準時鐘信號，將這二個信號進行相位比較，輸出延遲控制參數到四個延遲序列；
[0014]復位信號生成電路接收第二延遲序列輸出的信號，生成復位信號輸出到時鐘產生電路；以對時鐘產生電路輸出的時鐘信號進行修正，當第二延遲序列輸出的信號比基準時鐘信號延遲半個周期時，產生的復位信號使時鐘產生電路輸出占空比為50%的時鐘信號；
[0015]占空比修正電路接收時鐘產生電路輸出的時鐘信號，同時接收第一延遲序列輸出的信號，進行處理后，輸出倍頻時鐘信號，以防止輸出時鐘抖動。
[0016]本發明通過邊沿檢測對齊電路檢查輸入時鐘邊沿與第四延遲序列輸出時鐘邊沿的相位，當第四延時序列輸出時鐘與基準時鐘邊沿對齊時，可以保證每個延時序列延時90°相位，此時第二延時序列輸出的信號正好處在基準時鐘信號半個周期位置。再通過將基準時鐘信號與第二延遲序列輸出時鐘信號進行邏輯運算，可獲得占空比為50%的標準時鐘。為了獲得倍頻時鐘，需要將基準時鐘與第一延遲序列輸出的90°延時信號進行異或操作，為防止輸出時鐘抖動，90°延時信號必須采用占空比為50%的時鐘。本發明通過一系列邏輯運算，巧妙地復用了四個必須的延時序列，構造了與基準時鐘同頻的占空比為50 %的時鐘，從而避免了因占空比造成的倍頻時鐘抖動。
[0017]根據本發明所述的數字倍頻電路的優選方案，每個延遲序列均包括η個延遲單元和一個選擇器，η取正整數；η個延遲單元串聯連接，且每個延遲單元均輸出信號到選擇器；選擇器受邊沿檢測對齊電路輸出的延遲控制參數的控制，對收到的信號進行選擇后輸出。
[0018]根據本發明所述的數字倍頻電路的優選方案，每個延遲單元由2個反向器串聯構成。
[0019]本發明的第二個技術方案是:一種數字倍頻電路修正時鐘占空比的方法，包括如下步驟:
[0020](—)、判斷第四延遲序列輸出信號比時鐘產生電路輸出的基準時鐘信號延遲是否超過了一個時鐘周期，如果沒有超過一個時鐘周期，調整延遲控制參數，使第四延遲序列輸出信號比基準時鐘信號延遲大于一個時鐘周期；
[0021]( 二 )當檢測到第四延遲序列輸出信號比時鐘產生電路輸出的基準時鐘信號延遲超過了一個時鐘周期，調整延遲控制參數，使第四延遲序列輸出信號延遲時間減小，即使第四延遲序列輸出信號的上升沿向基準時鐘信號在下一個時鐘周期的上升沿逼近；
[0022](三)、判斷第四延遲序列輸出信號的上升沿與基準時鐘信號在下一個時鐘周期的上升沿是否無相位差，當第一次檢測不到第四延遲序列輸出信號上升沿與基準時鐘信號在下一個時鐘周期的上升沿存在相位差異時，記錄延遲參數，標記盲區頂部；繼續調整延遲控制參數，使第四延遲序列輸出信號的上升沿再次向基準時鐘信號在下一個時鐘周期的上升沿靠近并越過；當再次檢測到第四延遲序列輸出信號上升沿與基準時鐘信號在下一個時鐘周期的上升沿存在相位差異時，記錄延遲參數，標記盲區底部；
[0023](四)根據盲區頂部與盲區底部的差值計算出盲區中心點的位置，調整延遲控制參數，使第四延遲序列輸出信號的上升沿處于該中心點這一位置。
[0024]該方法解決了尋找上升沿檢測盲區中心點的問題，可以消除數字電路器件精度帶來的誤差，能夠獲得數字電路條件下的最大精度。
[0025]根據本發明所述的數字倍頻電路修正時鐘占空比的方法的優選方案，每個延遲序列均包括η個延遲單元和一個選擇器，η取正整數；η個延遲單元串聯連接，且每個延遲單元均輸出信號到選擇器；選擇器受邊沿檢測對齊電路輸出的延遲控制參數的控制，對收到的信號進行選擇后輸出。
[0026]根據本發明所述的數字倍頻電路修正時鐘占空比的方法的優選方案，每個延遲單元由2個反向器串聯構成。
[0027]本發明所述的數字倍頻電路及修正時鐘占空比的方法的有益效果是:通過邊沿檢測電路對時鐘及其延時輸出進行對齊，從而獲取間隔為90°的一系列輸出時鐘；同時用延時半個周期的輸出對基準時鐘進行修正，獲得50%占空比的時鐘信號，避免了因占空比誤差而造成的輸出時鐘抖動，輸出誤差僅由器件延時精度影響；本發明通過對延時序列進行復用，簡化了結構，解決了尋找上升沿檢測盲區中心點的問題，可以消除數字電路器件精度帶來的誤差，能夠獲得數字電路條件下的最大精度；發明電路穩定可靠，具有面積小，可移植性好，適用范圍廣泛等優點，可廣泛應用在通訊等領域。
【附圖說明】
[0028]圖1是本發明所述的數字倍頻電路的原理框圖。
[0029]圖2是延時序列的原理框圖。
[0030]圖3是本發明所述的修正時鐘占空比的方法的流程圖。
[0031]圖4是啟動過程中，邊沿檢測對齊的逼近過程。
[0032]圖5是50%占空比新時鐘產生過程。
[0033]圖6是倍頻時鐘產生過程。
【具體實施方式】
[0034]參見圖1，一種數字倍頻電路，包括延遲電路1、邊沿檢測對齊電路2、占空比修正電路3、復位信號生成電路4和時鐘產生電路5 ；
[0035]延遲電路1包括第一延遲序列11、第二延遲序列12、第三延遲序列13和第四延遲序列14，每個延遲序列均受邊沿對齊電路2輸出的同一個延遲控制參數的控制；以保證它們的延遲相位是相同的；時鐘產生電路5由寄存器構成，通過寄存器的Q端輸出新生成信號clk，此信號通過四個延時序列延時，且延時序列根據延遲控制參數選擇時鐘輸出相位，該延遲控制參數由邊沿檢測對齊電路2輸出，四個序列使用同一參數以保證每個序列的延遲相同，最終達到90°相移的效果。
[0036]時鐘產生電路5接收基準時鐘信號，產生與基準時鐘同相位的時鐘信號clk，輸出到第一延遲序列、邊沿檢測對齊電路2和占空比修正電路3 ;并且時鐘產生電路5還接收復位信號生成電路4輸出的復位信號，以調整基準時鐘信號的占空比；
[0037]第一延遲序列11接收時鐘產生電路5輸出的信號，對收到的信號延遲設定周期后，第一延遲序列輸出clk_dl到第二延遲序列和占空比修正電路3 ;
[0038]第二延遲序列12接收第一延遲序列輸出的信號，對收到的信號延遲設定周期后，第二延遲序列輸出clk_d2到第三延遲序列和復位信號生成電路4 ;
[0039]第三延遲序列13接收第二延遲序列輸出的信號，對收到的信號延遲設定周期后，第三延遲序列輸出clk_d3到第四延遲序列；
[0040]第四延遲序列14接收第三延遲序列輸出的信號，對收到的信號延遲設定周期后，第四延遲序列輸出clk_d4到邊沿對齊電路2 ;當第二延遲序列輸出的信號比基準時鐘信號延遲半個周期時，第四延遲序列14輸出的信號比基準時鐘信號延遲一個周期；
[0041]邊沿檢測對齊電路2接收第四延遲序列輸出的信號，同時接收時鐘產生電路5輸出的基準時鐘信號clk，并將這二個信號進行相位比較，輸出同一個延遲控制參數到第一延遲序列11、第二延遲序列12、第三延遲序列13和第四延遲序列14 ;
[0042]復位信號生成電路4接收第二延遲序列輸出的信號，生成復位信號輸出到時鐘產生電路5;當第二延遲序列輸出的信號比基準時鐘信號延遲半個周期時，產生的復位信號使時鐘產生電路5輸出占空比為50%的時鐘信號；利用clk_d2生成clk的復位信號，由此調整clk的占空比達到50%。
[0043]占空比修正電路3接收時鐘產生電路5輸出的時鐘信號，同時接收第一延遲序列輸出的信號，生成倍頻時鐘信號輸出，能夠防止輸出時鐘抖動。