一種基于邏輯延時鎖定的抗干擾電路及方法
【專利說明】一種基于邏輯延時鎖定的抗干擾電路及方法
[0001]
技術領域
[0002]本發明涉及數據采集領域，尤其是一種基于邏輯延時鎖定的抗干擾電路及方法。
【背景技術】
[0003]在某些物理試驗中，用于觸發電子設備的觸發信號往往伴隨著干擾信號到來。例如利用多路同步觸發信號同時觸發高功率脈沖裝置和電子設備時，高功率脈沖裝置動作產生的干擾信號將影響電子設備的正常工作。這些干擾信號的特點是:緊隨觸發到來，并且持續時間短(例如小于I μ S)。高功率脈沖裝置動作后一些物理量需要被測量或處理，代表這些物理量的信號一般在觸發脈沖的一定延遲時間(例如大于1.5 μ s)之后到來。
[0004]常用的屏蔽和濾波等抑制措施總會帶來額外的硬件成本，并可能影響觸發信號的品質，特別是帶來時間上的抖動，使電子設備不能被精確地觸發。

【發明內容】

[0005]本發明所要解決的技術問題是:針對現有技術存在的問題，提供一種基于邏輯延時鎖定的抗干擾電路及方法，此電路及方法以一個觸發信號的前沿為時間參考點，在固定的延時范圍內，通過設計邏輯電路及方法實現對干擾信號的鎖定，用于解決電子電路與觸發信號時序相關的干擾信號引起的干擾問題。
[0006]本發明采用的技術方案如下:
一種基于邏輯延時鎖定的抗干擾電路包括階躍信號產生器、延遲電路、反相脈沖產生電路、與門;
階躍信號產生器，用于將觸發信號轉換為與其前沿同步的階躍信號，對觸發信號之后的干擾信號不進行響應，直到有復位信號輸入至階躍信號產生器；
延遲電路，用于接收階躍信號產生器產生的階躍信號，并對階躍信號進行寬度為Tw的固定延時；
反相脈沖產生電路，用于接收階躍信號產生器產生的階躍信號，對延遲電路輸出的延時信號進行反相，形成一個寬度為Tw的反相脈沖；
與門，一端用于接收延遲電路輸出的反相脈沖；當與門另一端接收到真實信號時，觸發信號之后Tw范圍內的干擾信號得到抑制。
[0007]進一步的，所述階躍信號產生器是D觸發器，D觸發器時鐘輸入端輸入觸發信號，D觸發器信號輸入端與直接置位端接電源，D觸發器信號輸出端與延遲電路輸入端連接，D觸發器直接復位端輸入復位信號，D觸發器信號輸出端與反相脈沖產生電路另一信號輸入端連接，D觸發器信號輸出端作為階躍信號產生器輸出端。
[0008]進一步的，所述延遲電路是η個D觸發器，所述η個D觸發器串聯，上一級D觸發器的信號輸出端與下一級D觸發器信號輸入端連接，第一級D觸發器的信號輸入端與階躍信號產生器輸出端連接，每個D觸發器時鐘信號輸入端輸入時鐘信號；延遲電路延遲時間Tw=(n-l)T+t，其中T為任意一個D觸發器的延時時間，η為D觸發器個數，t為觸發信號前沿與其后第一個時鐘前沿之間的時間間隔，0〈t〈T ;第一級D觸發器信號輸入端作為延遲電路輸入端，第η級D觸發器信號輸出端作為延遲電路輸出端。
[0009]進一步的，所述反相脈沖產生電路包括反相器和與非門，所述延遲電路輸出端與反相器輸入端連接，反相器輸出端同時與階躍信號產生器輸出端、與非門一輸入端連接，與非門另一輸入端與階躍信號產生器輸出端連接；與非門輸出端與與門一輸入端連接，接收反相脈沖。
[0010]一種基于時鐘邏輯延時鎖定的抗干擾方法，其特征在于包括:
步驟1:通過階躍信號產生器將觸發信號轉換為與觸發信號前沿同步的階躍信號，對觸發信號之后的干擾信號不進行響應，當階躍信號產生器復位端被復位后，執行步驟1，否則執行步驟2 ;
驟2:階躍信號通過延遲電路進行Tw固定時間的延遲后，輸入至反相脈沖產生電路；步驟3:反相脈沖產生電路接收階躍信號產生器產生的階躍信號，然后對延遲電路輸出的延時信號進行反相，形成一個寬度為Tw的反相信號；
步驟4:與門一端接收延時反相脈沖產生電路輸出的反相信號，當與門另一端接收到真實信號時，觸發信號之后寬度為Tw范圍內的干擾信號得到抑制。
[0011]進一步的，所述階躍信號產生器是D觸發器，D觸發器時鐘端輸入觸發信號，D觸發器D端與PRN端接電源，D觸發器Q端與延遲電路輸入端連接，D觸發器CLRN端輸入復位信號，D觸發器輸出端與反相脈沖產生電路另一輸入端連接；。
[0012]進一步的，所述延遲電路是η個D觸發器，所述觸發器串聯，上一級觸發器的Q端與下一級觸發器D端相接，第一級D觸發器的D端與階躍信號產生器Q端連接，延遲電路延遲時間Tw= (n-1) T+t，其中T為D觸發器的延時時間，t為階躍信號產生器產生的延時時間，0〈t〈T ;第一級D觸發器D端作為延遲電路輸入端，第η級D觸發器Q端作為延遲電路輸出端。
[0013]進一步的，所述反相脈沖產生電路包括反相器和與非門，所述延遲電路輸出端與反相器輸入端連接，反相器輸出端同時與階躍信號產生器輸出端、與非門一輸入端連接，與非門另一輸入端與階躍信號產生器輸出端連接；與非門輸出端與與門一輸入端連接，接收反相脈沖。
[0014]綜上所述，由于采用了上述技術方案，本發明的有益效果是:
階躍信號產生器的D觸發器將觸發信號Trigl轉換為前沿同步的階躍信號，若脈沖信號Trigl之后干擾信號，此D觸發器不會響應，直到被復位為止，這樣就避免了干擾信號可能引起的二次觸發。
[0015]階躍信號經過延遲電路的固定延時后，經反相器變為低電平，與觸發器Dl的輸出經與非門NAl后，形成一個與觸發信號Trigl前沿同步，并有一定時間寬度的反相脈沖RestrainTime，這個反相脈沖通過與門Al和易被干擾信號Delayl進行邏輯與運算后，相應時間范圍內的干擾信號都將得到抑制。
[0016]具有伴隨觸發信號Trigl —起到來的干擾信號，持續時間一般較短(例如不超過I μ S)，若其他通道的有效信號只會在一定時間(例如1.5 μ S)之后到來，則通過上訴邏輯設計可抑制干擾信號，從而避免邏輯錯誤。
[0017]通過邏輯設計抑制了具有特定時序特點的信號干擾信號，沒有額外的硬件成本。
【附圖說明】
[0018]本發明將通過例子并參照附圖的方式說明，其中:
圖1是本發明電路原理圖。
[0019]圖2是本發明電路仿真結果。
【具體實施方式】
[0020]本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。
[0021]本說明書(包括任何附加權利要求、摘要和附圖)中公開的任一特征，除非特別敘述，均可被其他等效或具有類似目的的替代特征加以替換。即，除非特別敘述，每個特征只是一系列等效或類似特征中的一個例子而已。
[0022]1、【背景技術】:同步觸發信號一般被分為很多路，比如其中一路送與高功率脈沖裝置，另一路送與數字電路。觸發信號使高功率脈沖裝置動作，產生大量干擾信號，這些干擾信號的特點是:緊隨觸發信號Trigl到來，并且持續時間短(例如不超過I μ S)。高功率脈沖裝置動作后一些物理量需要被測量或處理，代表這些物理量的信號(真實信號，Delayl) 一般在觸發脈沖的一定時間(例如1.5 μ S)之后到來。本專利的目的就是對觸發信號Trigl之后，真實信號Delayl之前的干擾信號進行抑制。
[0023]2、本裝置默認第一個輸入到階躍信號產生器時鐘輸入端的脈沖信號就是觸發信號 triglo
[0024]3、本專利中干擾信號是指觸發信號trigl與真實信號delayl之間。
[0025]4、本專利所述脈沖信號都默認為為正相脈沖信號，復位信號為低電平有效的信號，此復位信號為與階躍信號產生器復位端(D觸發器復位端)匹配的信號。
[0026]5、階躍脈沖信號產生器是D觸發器時，D觸發器的接法是比較獨特的，通過此接法將脈沖信號轉換為階躍信號。在本方案中可以抑制脈沖信號后的干擾信號。
[0027]6、本專利中的D觸發器是帶復位功能的D觸發器。D觸發器中直接置位端(PRN端)作用是輸入低電平時，信號輸出端(Q端)為高電平輸出；D觸發器直接復位端(CLRN端)作用是輸入低電平時，信號輸出端(Q端)為低電平輸出；D觸發器中信號輸入端(D端)作用是輸入信號，輸出端(Q端)作用是輸出信號。D觸發器時鐘輸入端(圖中的三角符號端)作用是輸入時鐘信號，但是階躍信號產生器中的時鐘輸入端輸入觸發信號。其中階躍信號產生器中的D觸發器中PRN端以及D端接電源，階躍信號產生器中的Q端與延遲電路(第一級D觸發器)輸入端連接，CLRN端接復位信號。延遲電路中的第一級D觸發器D端接階躍信號產生器輸出端(D觸發器Q端)、延遲電路中的第η級D觸發器D端與延遲電路中的第η-1級D觸發器Q端、延遲電路中的第