鎖相環電路的制作方法
【技術領域】
[0001]本發明涉及集成電路技術領域，特別涉及一種鎖相環電路。
【背景技術】
[0002]鎖相環(PLL, Phase-locked loops)電路是一種利用反饋控制原理實現的頻率及相位的同步技術，其作用是將電路的輸出信號與其外部的參考信號保持同步。當參考信號的頻率或相位發生改變時，鎖相環電路會檢測到這種變化，并且通過其內部的反饋系統來調節輸出信號的頻率或相位，直到兩者重新同步。
[0003]在基于鎖相環電路的頻率綜合器中，分頻器是一個非常重要的模塊，它是頻率綜合器能提供多個高精度頻率信號并同時實現高頻低功耗工作的關鍵和前提。小數分頻技術的提出，打破了頻率綜合器環路帶寬和信道間隔之間的限制關系，使其具有頻率切換速度快、精度高等優點。所謂小數分頻，有時也被稱為分數分頻，即分頻器的分頻數是一個分數值。
[0004]圖1是常見的一種小數分頻的鎖相環電路的結構示意圖。參考圖1，所述鎖相環電路包括鑒頻鑒相器(PFD, Phase Frequency Detector) 11、電荷泵12、環路濾波器(LPF,Loop Filter) 13、壓控振蕩器(VC0, Voltage Controlled Oscillator) 14 以及分頻器 15。
[0005]所述鑒頻鑒相器11適于檢測輸入信號Vin與分頻信號Vdiv的相位差，并輸出與所述相位差成正比的誤差電壓信號；所述電荷泵12適于將所述誤差電壓信號轉化為環路的充放電電流；所述環路濾波器13適于濾除所述電荷泵12輸出的高頻成分，抑制電壓紋波，在所述充放電電流的控制下輸出控制電壓Vc ;所述壓控振蕩器14適于產生頻率與所述控制電壓Vc成正比的輸出信號Vout，所述輸出信號Vout的頻率Fout與所述控制電壓Vc的關系如下:Fout=FO+Kvco*Vc, FO為所述控制電壓Vc等于零時所述輸出信號Vout的頻率，也被稱為所述壓控振蕩器14的自由振蕩頻率，Kvco為所述壓控振蕩器14的增益；所述分頻器15適于對所述輸出信號Vout進行小數分頻，產生所述分頻信號Vdiv。
[0006]圖1所示的鎖相環電路各部分都是一個噪聲源，尤其是所述分頻器15，進行小數分頻時會產生較大的量化噪聲。噪聲的存在使環路的捕捉性能、線性跟蹤性能變差，使所述輸出信號Vout的相位產生隨機抖動，頻譜不純，嚴重時可完全破壞環路的正常工作。因此，如何降低圖1所示的鎖相環電路的噪聲是一個亟待解決的問題。

【發明內容】

[0007]本發明解決的是現有的小數分頻的鎖相環電路噪聲較大的問題。
[0008]為解決上述問題，本發明提供一種鎖相環電路，包括鑒頻鑒相器、電荷泵、環路濾波器、壓控振蕩器以及分頻器，還包括倍頻器；
[0009]所述倍頻器適于對輸入信號進行倍頻處理以產生倍頻信號，所述倍頻信號的頻率大于所述輸入信號的頻率；
[0010]所述鑒頻鑒相器適于檢測所述倍頻信號與所述分頻器產生的分頻信號的相位差以產生與所述相位差成正比的誤差電壓信號。
[0011]可選的，所述倍頻信號的頻率為所述輸入信號的頻率的兩倍。
[0012]可選的，所述倍頻器包括延時電路和同或邏輯電路；
[0013]所述延時電路適于對所述輸入信號進行延時處理以產生滯后于所述輸入信號的延時信號；
[0014]所述同或邏輯電路適于對所述輸入信號和所述延時信號進行同或邏輯處理以產生所述倍頻信號。
[0015]可選的，所述延時信號滯后于所述輸入信號的時間為所述輸入信號的周期的四分之一O
[0016]可選的，所述電荷泵適于將所述誤差電壓信號轉化為環路的充放電電流；
[0017]所述環路濾波器適于在所述充放電電流的控制下輸出控制電壓；
[0018]所述壓控振蕩器適于產生頻率與所述控制電壓成正比的輸出信號；
[0019]所述分頻器適于對所述輸出信號進行分頻處理以產生所述分頻信號。
[0020]可選的，所述分頻器適于對所述輸出信號進行小數分頻處理。
[0021 ] 可選的，所述鎖相環電路還包括適于產生所述輸入信號的參考頻率源。
[0022]與現有技術相比，本發明的技術方案具有以下優點:
[0023]通過增加倍頻器對輸入信號進行倍頻處理，增大輸入鑒頻鑒相器的信號的頻率，從而使分頻器產生的分頻信號的頻率增大。由于所述分頻器的量化噪聲與所述分頻信號的頻率呈負相關變化，因此，在鎖相環電路的環路帶寬不變的情況下，當所述分頻信號的頻率增大時，所述分頻器的量化噪聲減小。
[0024]由于所述鎖相環電路的環路作用，在大于所述環路帶寬時，具有低通特性的環路噪聲被環路抑制；在小于所述環路帶寬時，具有高通特性的環路噪聲被環路抑制。因而在低頻時，所述鎖相環電路的噪聲中具有低通特性的環路噪聲起主導作用；而在高頻時，所述鎖相環電路的噪聲中具有高通特性的環路噪聲起主導作用。所述分頻器的量化噪聲屬于低通特性的環路噪聲，壓控振蕩器的噪聲屬于高頻噪聲，因此，采用本發明技術方案提供的鎖相環電路，可以將所述環路帶寬選擇得較大一些，以獲得較好的壓控振蕩器的噪聲，從而降低整個鎖相環電路的噪聲。
[0025]本發明的可選方案中，所述倍頻器是對所述輸入信號進行兩倍倍頻處理，所述倍頻器的電路簡單，易于實現，成本較低。
【附圖說明】
[0026]圖1是常見的一種小數分頻的鎖相環電路的結構示意圖；
[0027]圖2是圖1所示的分頻器的相位噪聲曲線示意圖；
[0028]圖3是本發明實施方式的鎖相環電路的結構示意圖；
[0029]圖4是本發明與現有技術的分頻器的相位噪聲曲線對比示意圖；
[0030]圖5是本發明實施方式的壓控振蕩器的相位噪聲曲線示意圖；
[0031]圖6是本發明實施例的倍頻器的電路結構示意圖；
[0032]圖7是圖6所示的倍頻器的信號波形示意圖。
【具體實施方式】
[0033]小數分頻的鎖相環電路中，分頻器主要由sigma-delta調制器和整數分頻器組成。sigma-deIta調制器產生偽隨機的二進制整數序列來動態地改變整數分頻器的分頻比，使它的平均值為小數。實際的分頻比總是偏離所要求的小數分頻比，因而存在量化誤差。sigma-delta調制器中的量化誤差會引起低通的量化噪聲并降低鎖相環電路的相位噪聲性倉泛。
[0034]以圖1所示的小數分頻的鎖相環電路為例，圖2示出了所述分頻器15的相位噪聲曲線。由于鎖相環電路的環路作用，且所述分頻器15的量化噪聲具有低通特性，因此，在大于所述鎖相環電路的環路帶寬時，所述分頻器15的量化噪聲被環路抑制。參考圖2，虛線L21是未被環路抑制的相位噪聲，實線L22是被環路抑制的相位噪聲。
[0035]為抑制所述分頻器15的量化噪聲，通常有兩種方法:一是可以使用更高階的環路濾波器；二是減小所述鎖相環電路的環路帶寬。實際應用中環路濾波器的階數一般不會超過3，因為階數越高相位裕度越低，可能引起環路不穩定，限制了第一種方法的應用。而第二種方法違背了利用小數分頻提高所述鎖相環電路的環路帶寬的初衷，也不適用。本發明技術方案提供一種鎖相環電路，通過增大分頻器輸出的分頻信號的頻率降低分頻器的量化噪聲。
[0036]為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0037]圖3是本發明實施方式的鎖相環電路的結構示意圖。參考圖3，所述鎖相環電路包括倍頻器20、鑒頻鑒相器21、電荷泵22、環路濾波器23、壓控振蕩器24以及分頻器25。
[0038]具體地，所述倍頻器20適于對輸入信號Vin進行倍頻處理以產生倍頻信號Vfm，所述倍頻信號Vfm的頻率大于所述輸入信號Vin的頻率。所述輸入信號Vin的頻率是所述鎖相環電路的參考頻率，所述倍頻器20將所述輸入信號Vin的頻率進行了放大，若所述輸入信號Vin的頻率為Fr，則所述倍頻信號Vfm的頻率為n*Fr，η > 1，η為倍頻次數。
[0039]所述鑒頻鑒相器21適于檢測所述倍頻信號Vfm與所述分頻器25產生的分頻信號Vdiv的相位差以產生與所述相位差成正比的誤差電壓信號。與現有技術中的鎖相環電路不同，本發明技術方案的鎖相環電路中的鑒頻鑒相器21檢測的是所述倍頻信號Vfm與所述分頻信號Vdiv的相位差。
[0040]當鎖相環電路開始工作時，若所述分頻信號Vdiv的頻率遠離所述倍頻信號Vfm的頻率，所述鑒頻鑒相器21與所述