一種改進型全數字逐次逼近寄存器延時鎖定環系統的制作方法【
技術領域：
】[0001]本發明涉及半導體和集成電路設計
技術領域：
，尤其涉及一種改進型全數字逐次逼近寄存器延時鎖定環系統。【
背景技術：
】[0002]目前，互補金屬氧化物半導體（ComplementaryMetalOxideSemiconductor,CMOS)技術的發展，極大地提高了系統芯片（SystemonChip,SoC)的復雜度和工作頻率，導致芯片功耗的劇烈增加。多核系統芯片或便攜式電子設備中的處理器通常采用動態電壓/頻率調整（DynamicVoltage/FrequencyScaling,DVFS)技術來降低工作功耗，而工作頻率的動態改變給基于全數字逐次逼近寄存器延時鎖定環（SuccessiveApproximationRegister-controlledDelay-LockedLoop,SARDLL)的時鐘偏差消除電路(時鐘同步電路）提出了新的挑戰：第一、SARDLL應具有盡可能寬的工作頻率范圍；第二、SARDLL必須具有盡可能快的鎖定速度（盡可能短的鎖定時間）；第三、SARDLL必須沒有諧波鎖定（假鎖）、零延時陷阱等問題。因此設計一個同時滿足上述三個要求的全數字SARDLL系統是當前需要解決的問題。[0003]現有技術方案中，針對DVFSSoC所設計的SARDLL系統一般由逐次逼近寄存器(SuccessiveApproximationRegister,SAR)控制器、可復位數字控制延時線（ResettableDigitallyControlledDelayLine,RDCDL)、時序控制器、鑒相器、采樣器、數據選擇器和一些緩沖器構成，該SARDLL系統存在兩個缺點：第一、因為采用的是基本SAR控制器，所以存在鎖定速度不夠快的問題，鎖定時間為3*N個輸入參考信號的時鐘周期，其中N為SAR控制字D的位數；第二、延時線單元由于采用兩個二選一數據選擇器增加了延時線所占用的芯片面積，或者由于采用前置延時電路（PrepositiveDelayCircuit,TOC)限制了系統的最高工作頻率。【
發明內容】[0004]本發明的目的是提供一種改進型全數字逐次逼近寄存器延時鎖定環系統，在保證寬頻率范圍工作時無諧波鎖定和零延時陷阱問題的前提下，加快了系統的鎖定速度，提高了系統的最高工作頻率，同時拓寬了系統的工作頻率范圍，并減小了芯片面積和降低了系統功耗，進而提高了SARDLL系統的性能，以滿足DVFSSoC對時鐘偏差消除電路的要求。[0005]一種改進型全數字逐次逼近寄存器延時鎖定環SARDLL系統，所述SARDLL系統包括：2-b逐次逼近寄存器SAR控制器、時序控制器、三個采樣器、獨熱碼譯碼器、一個主可復位數字控制延時線RDCDL和兩個輔助RDCDL，其中：[0006]時序控制器用于產生所述SARDLL系統各個模塊所需的信號；[0007]所述2-bSAR控制器在所述時序控制器產生的時鐘信號sar_clk的控制下，產生控制字D和d，其中控制字D經獨熱碼譯碼器產生用于所述主RD⑶L的選擇信號，控制字d用于控制兩個輔助RDCDL的延時量；[0008]進一步的，時鐘信號ECDL_in依次通過所述SARDLL系統的主RD⑶L、兩個輔助RD⑶L，分別給出所述SARDLL系統的輸出時鐘信號ECDL_out和相位比較時鐘信號comp_clkl、comp_clk2、comp_clk3,分別用于所述三個采樣器的輸入時鐘；[0009]其中，所述2-bSAR控制器采用2-bSAR算法，以提高所述SARDLL系統的鎖定速度；[0010]所述主RD⑶L為包含64個延時單元的改進型RD⑶L;所述輔助RD⑶L為包含16個延時單元的改進型RD⑶L;[0011]且所述改進型RD⑶L中的每個延時單元包括兩個與門和兩個或非門。[0012]所述2-bSAR控制器產生的控制字D的位數為6位。[0013]利用所述2-bSAR算法在所述2-bSAR控制器的時鐘信號sar_clk的一個周期內獲得控制字D的兩位數值。[0014]所述2-bSAR控制器產生的控制字D[5:0]控制所述主RD⑶L的延時量，且所述2-bSAR控制器產生的控制字d[1:0]控制所述兩個輔助RD⑶L的延時量。[0015]通過增加所述控制字D的位數來降低最低工作頻率。[0016]由上述本發明提供的技術方案可以看出，該SARDLL系統加快了鎖定速度，提高了系統的最高工作頻率，同時拓寬了系統的工作頻率范圍，并減小了芯片面積和降低了系統功耗，進而提尚了SARDLL系統的性能。【附圖說明】[0017]為了更清楚地說明本發明實施例的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域的普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他附圖。[0018]圖1為本發明實施例所提供的改進型SARDLL系統結構示意圖；[0019]圖2為本發明實施例所述延長線上相位比較示意圖；[0020]圖3為本發明實施例所述改進型RD⑶L的結構示意圖；[0021]圖4為本發明所舉實例工作過程的時序圖；[0022]圖5為本發明所舉實例中當輸入時鐘ref_clk的頻率為250MHz時HSIMK)的仿真結果示意圖；[0023]圖6為本發明所舉實例中當輸入時鐘ref_clk的頻率為1GHz時HSIVT的仿真結果示意圖；[0024]圖7為本發明所舉實例中當輸入時鐘ref_clk的頻率為2GHz時HSIMK的仿真結果示意圖。【具體實施方式】[0025]下面結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基于本發明的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬于本發明的保護范圍。[0026]下面將結合附圖對本發明實施例作進一步地詳細描述，如圖1所示為本發明實施例所提供改進型SARDLL系統結構示意圖，所述SARDLL系統主要包括：2-b逐次逼近寄存器(2_bitSuccessiveApproximationRegister,2_bSAR)控制器、時序控制器、三個米樣器、獨熱碼譯碼器、一個主可復位數字控制延時線RD⑶L和兩個輔助RD⑶L。[0027]信號start是整個系統的啟動信號，當其為邏輯低電平時，SAR控制器和時序控制器被初始化，當其為邏輯高電平時，系統開始工作；[0028]時序控制器用于產生所述SARDLL系統各個模塊所需的信號；[0029]所述2-bSAR控制器在所述時序控制器產生的時鐘信號sar_clk的控制下，產生控制字D和d，當D的每一位數值都確定時，信號stop變為邏輯高電平；其中，控制字D經獨熱碼譯碼器產生用于主RD⑶L的選擇信號scode[63:0]，控制字d用于控制兩個輔助RD⑶L的延時量；[0030]上述信號Stop控制一個二選一數據選擇器，當其為邏輯低電平時，信號IX：DL_in為Clk_edge，系統工作在搜索模式；當其為邏輯高電平時，信號DCDL_in為系統的輸入參考時鐘信號ref_clk，系統工作在正常模式。[0031]進一步的，時鐘信號ECDL_in依次通過所述SARDLL系統的主RD⑶L、兩個輔助RD⑶L，分別給出所述SARDLL系統的輸出時鐘信號ECDL_out和相位比較時鐘信號comp_clkl、comp_clk2、comp_clk3,分別用于三個米樣器的輸入時鐘。進一步的，所述2_bSAR控制器采用2-bSAR算法，以加快所述SARDLL系統的鎖定速度；該2-bSAR算法是對傳統基本SAR算法的改進，目的在于加速SARDLL的搜索速度。具體來說，傳統的SAR算法在SAR控制器時鐘信號sar_clk的一個周期當前第1頁1 2