專利名稱：取樣頻率變換裝置的制作方法
技術領域：
本發明涉及一種用來將一由一予置取樣頻率所取樣的輸入數字信號變換成一與上述予置取樣頻率同步的一取樣頻率的數字信號的取樣頻率變換裝置，特別涉及一種能夠防止由于在一輸入取樣頻率和一輸出取樣頻率之間比值變化的結果所導致的變換精度的惡化。
在一由一數字音頻裝置和一數字錄象磁帶裝置所代表的數字設備中，當在具有不同取樣頻率的兩設備之間發送和接收數據時，必須將從一發送端設備輸出的數據的取樣頻率變換為一接收端設備的取樣頻率。
在如上所述的該取樣頻率變換裝置中，通常，測量在一輸入取樣頻率和一輸出取樣頻率之間的一比值(輸入/輸出取樣頻率比)并利用這個輸入/輸出取樣頻率比來執行一頻率變換處理。


圖1示出了一取樣頻率變換裝置的示意的系統配置。輸入/輸出頻率比測量和產生電路1將通過輸入端Pi1從發送端數字設備提供的一輸入信號系統參考時鐘(例如，為一輸入取樣頻率Fsi的128倍的一頻率的一時鐘128Fsi)以及通過一輸入端Fi2從一接收端數字設備提供的一輸出信號系統參考時鐘(為一輸出取樣頻率Fso的一予置倍數的一頻率的時鐘)作為它的輸入。
如圖2所示，該輸入/輸出取樣頻率比測量和產生電路1包括有一接收自該輸入端Ps1輸入的輸入信號系統參考時鐘128Fsi的Fsi/Fso計數器電路3和將通過輸入端Fi2所提供的輸出取樣頻率Fs0分成予置數分之一(例如，1/4096)并將其提供給Fsi/Fso計數器電路3的分頻器4。該Fsi/Fso計數電路包括有用來對該輸入信號系統參考時鐘128Fsi計數(例如，19位字長的一自激計數器)的計數器5和輸入該計數器輸出的一鎖存電路6。來自該分頻器4的一輸出時鐘1/4096Fso被提供給計數器5作為復位脈沖并且還提供給鎖存電路6作為選通脈沖。因此，在該時鐘1/4096Fso的每一周期(即在相應于該輸出取樣頻率Fso的4096時鐘總數的每一次中)該輸入取樣周期和輸出取樣周期之間的一比值以該輸入信號系統參考時鐘128Fsi的計數值的形式被鎖存在該鎖存電路6中。
該計數值隨意輸入取樣頻率Fsi變得高于輸出取樣頻率Fso而增加，僅之該計數值隨著輸入取樣頻率Fsi變得低于輸出取樣頻率Fso而降低。該計數值相應于在時鐘1/4096Fso的每個周期中兩個取樣頻率Fsi和Fso之間的一比值。因此，通過測量輸入取樣周期和輸出取樣周期之間的該比值，可以獲得該輸入/輸出取樣頻率比。
通過提高該輸入/輸出取樣頻率比的所測量值的數字量來改善它的精度，輸入信號系統參考時鐘128Fsi的計數值的一測量周期T被置為用于該輸出取樣頻率Fso的4096時鐘總量的時間周期而不是用于該輸出取樣頻率Fso的一時鐘總量的時間周期。
該鎖存電路6的一輸出(該輸入/輸出取樣頻率比的測量值RS)通過一輸出端PO2被提供給圖1的取樣頻率變換器信號處理器2。該取樣頻率變換器信號處理器2利用該輸入/輸出取樣頻率比對通過輸入端Pi3自該發送端數字設備所提供的該輸入取樣頻率Fsi的數字信號進行頻率變換，并通過一輸出端PO1向該接收端數字設備提供輸出取樣頻率Fso的數字信號。
在這種方式中，該常規取樣頻率變換裝置用來使用由該輸入/輸出取樣頻率比測量和產生電路1所獲取的該輸入/輸出取樣頻率比的測量值RS本身來執行該頻率變換處理。
順便說及的是，當在該發送端的該輸入取樣頻率Fsi(或在該接收端的輸出取樣頻率Fso)在該取樣頻率的變換處理的中間變化時，由該輸入/輸出取樣頻率比測量和產生電路1所獲取的輸入/輸出取樣頻率比的測量值RS成為一例如圖3所示的在該輸入/輸出取樣頻率比的連續測量周期T之間迅速地階段變化的值。在這種情況中，因為該輸入/輸出取樣頻率比的測量值RS被用作于執行頻率變換處理，所以在該常規取樣頻率變換裝置中在該輸出數據信號上產生一暫時的波形失真，這種波形失真的結果使.得該頻率變換精度惡化。
在這種情況下，企圖將該輸入/輸出取樣頻率比的測量值RS累積起來，并且將用來減少該變化的被累積的值送到取樣頻率變換信號處理器2。但是，因為通過累積而充分地降低該變化將會帶來值得考慮的長的周期，所以同時要求該取樣頻率變換裝置實時的變換該輸入數字信號的取樣頻率，根據該方法直到該輸入/輸出取樣頻率比的被累積值被送到該取樣頻率變換信號處理器2為止都將產生一顯著的時間延時。因而，該方法不適用于該取樣頻率變換裝置。
據此，本發明的目的是提供一種能夠無須結合實時要求而防止由于輸入/輸出取樣頻率比的測量值RS的變化而引起的該頻率變換精度的惡化的取樣頻率變換裝置。
根據本發明的該取樣頻率變換裝置的特征是在該取樣頻率變換裝置中，其中當將取樣頻率Fsi的第一數字信號變換成一任意取樣頻率Fso的第二數字信號時，測定該取樣頻率Fsi和取樣頻率Fso之間的比值并且這個輸入/輸出取樣頻率比值被用作用于該取樣頻率變換的一控制量，該裝置包括有一用來暫時存貯第一數字信號的緩沖存貯器，一用來根據輸入/輸出取樣頻率比而在每一規定時間上執行一插入處理的操作裝置和一用來根據由該操作裝置所插入的輸入/輸出取樣頻率比計算該緩沖存貯器的一讀取地址的計算裝置。
根據本取樣頻率變換裝置，通過由該操作裝置在每一規定時間插入該輸入/輸出取樣頻率比而使得輸入/輸出取樣頻率比的快速變化得以顯著地降低。根據其變化被顯著地降低的該輸入/輸出取樣頻率比，可執行諸如由該計算裝置進行的該緩沖存貯器的讀取地址的計算等用于該頻率變換的各種信號處理。因此，它可得到不包括有由于原始輸入/輸出取樣頻率比值的速度變化而引起的暫時波形惡化的輸出數字信號。
另外，與利用累積而充分降低該變化需用的時間相比，利用這種插入而使該變化充分降低所需用的時間周期大為縮短。因此，在該取樣頻率變換裝置中用于變換處理的實時要求可適當地被滿足。
圖1是一取樣頻率變換裝置的概括結構的方框圖圖2是圖1中的輸入/輸出取樣頻率比測量和產生電路1的一構成的一個例子的方框圖圖3是該輸入/輸出取樣頻率比的測量值RS的一個例子圖4是根據本發明的一實施例的一取樣頻率變換裝置的方框圖圖5是圖4中所示的一線性插入操作電路的構成的一個例子的方框圖圖6是圖4中所示的該線性插入操作電路中的插入操作的一個例子；圖7是該輸入/輸出取樣頻率比的線性插入值RS-L的一個例子圖8是圖4中所示的該取樣頻率變換信號處理器中信號處理的一個例子圖9是在圖8中所示的一環形緩沖存貯器的構成的一個例子圖10是根據本發明的另一實施例的一取樣頻率變換裝置的一方框圖；圖11是圖10中所示的一IIR型低通濾波器操作電路的構成的一個例子的方框圖圖12是根據本發明的又一實施例的一取樣頻率變換裝置；和圖13是圖12中所示的一FIR型低通濾波器操作電路的構成的一個例子的方框圖。
下面將參照附圖詳細說明本發明的實施例。圖4示出了根據本發明的取樣頻率變換裝置的一實施例。其中與圖1相同的部分用相同的標號來表示，并且省略該相同部分的詳細說明。在這種取樣頻率變換裝置中，來自該輸入/輸出取樣頻率比測量和產生電路的輸入/輸出取樣頻率比的測量值RS被提供給一線性插入運算電路7。
如在圖5中作為例子所示的該線性插入運算電路7包括有用來順序轉移和保持通過輸入端Pi4自該輸入/輸出取樣頻率比測量和產生電路1連續提供的該輸入/輸出取樣頻率比的兩個所測量的值RS(i)和RS(i+1)的寄存器11和寄存器12，用來將在寄存器12中所保持的前面的測量值RS(i)乘以一用于前面測量值的是一該線性插入的加權系數的線性插入系數C-LIP(L)的乘法器13，用來將在寄存器11中所保持的隨后的測量值RS(i+1)乘以一用于隨后測量值的是一該線性插入的加權系數的線性插入系數C-LIP(T)的乘法器14，和用來將乘法器13和14的輸出相加的加法器15。
用于該前面測量值的該線性插入系數的初始值為1并且在其長度為該輸入/輸出取樣頻率比的測量周期T的1/n(n是一等于2或2以上的整數)的該取樣頻率變換的每一處理周期TO處它的值以(n-1)/n、(n-2)/n等遞減，當通過該周期T時它的最終值達到0。反之，用于該隨后測量值的該線性插入系數的初始值為0并且在每一處理周期TO處它的值以1/n、2/n等遞增，當通過該周期T時它的最終值達到1。
因此，例如如圖6中所示，當該輸入/輸出取樣頻率比的測量值RS2和RS3作為RS(i)和RS(i+1)被保持在各自的寄存器11和12中時，因為乘法器13和14的相乘結果將分別處于圖中的點線L1和L2的位置，所以該加法器15的相加結果將由在連接RS2和RS3的線上的X標記來表明。類似地，當在圖中RS1和RS2分別是RS(i)和RS(i+1)時，該加法器15的相加結果將由在連接RS1和RS2的線上的X標記來表明，并且當在圖中的RS3和RS4分別是RS(i)和RS(i+1)時，該加法器15的相加結果將由在連接RS3和RS4的線上的X標記來表明。在這種方式中，可獲得在其中該輸入/輸出取樣頻率比的每一測量值RS是由被分成n等分而線性地插入的該輸入/輸出取樣頻率比的線性插入值RS-L。與例如通過累積來充分地減小該輸入/輸出取樣頻率比的測量值RS的變化所需的時間相比，在該線性插入操作電路7中用于這樣一插入處理所需的時間非常短。
圖7示出了通過在該線性插入操作電路7中線性地插入圖3的輸入/輸出取樣頻率比的測量值RS所得到的該輸入/輸出取樣頻率比的線性地所插入的值RS-L。與該輸入/輸出取樣頻率比的原始測量值RS相比可以看出該快速變化被顯著地減小了。
此外，例如關于系數C-LIP(L)和C-LIP(T)，一用來控制整個取樣頻率變換裝置的CPU(未示出)可以向乘法器13和14直接輸出和提供這些系數，或者該CPU可以讀出存貯這些系數的一系數存貯器以將它們提供給乘法器13和14。
通過一輸出端PO3該輸入/輸出取樣頻率比的線性地被插入值RS-L被提供給圖8中的一取樣頻率變換信號處理器8。該取樣頻率變換信號處理器8利用來自輸入取樣頻率Fsi的該輸入/輸出取樣頻率比的該線性的被插入的值RS-L來交換該數字信號的取樣頻率以輸出取樣頻率Fso。
圖8按時間順序示出了該取樣頻率變換信號處理器8中的信號處理。利用一用于串行到并行變換的輸入接口(SI-PO)21將通過輸入端Pi3從該發送端數字裝置所提供的該取樣頻率Fsi的數字信號的串行信號變換為并行信號并利用一衰減器22逐漸衰減。之后，利用多個用于過取樣的濾波器(即，第171階有限脈沖響應數字濾波器(FIR濾濾器)23、第35階FIR濾波器24和第19階FIR濾波器25)對該結果信號進行過取樣并作為8倍過取樣數據被提供給一環形緩沖存貯器26。
該環形緩沖存貯器26例如具有64字的存貯能力(存貯用于64次取樣的8倍在上取樣數據的能力)和具有如圖9所示的為了存貯每一次取樣而以一環形的形式所構成的64個地址0-63。
再取樣指針發生器27接收輸入信號系統參考時鐘128Fsi作為來自該發送端數字設備的它的輸入中的一個輸入。該再取樣指針發生器27根據其頻率為輸入取樣頻率Fsi的8倍的一時鐘而反復地順序指明作為寫地址的該環形緩沖存貯器26的地址0-63。因此，各自的8倍過取樣數據被順序地寫入該地址0-63的存貯區域。
另外，該再取樣指針發生器27接收來自線性插入運算電路7的該輸入/輸出取樣頻率比的線性地被插入值RS-L以及來自該接收端數字設備的輸出信號系統參考時鐘。在其頻率為輸出取樣頻率Fso的8倍的一時鐘的每一周期該再取樣指針發生器27增加來自線性插入運算電路7的該輸入/輸出取樣頻率比的線性地被插入值RS-L(如上所述，因為該Fsi/Fso計數電路3的計數器5是19位字長，所以RS-L也還是-19位的值)以計算24位的再取樣地址數據。
關于這一點，通過在該輸出取樣頻率Fso的周期的4096=212倍的一時間周期上測量該輸入信號系統參考時鐘128Fsi(即，其頻率為8倍過取樣數據的16＝24倍的時鐘)來測定為輸入/輸出取樣頻率比的線性地被插入值RS-L的原點的該輸入/輸出取樣頻率比的所測量值RS。因此，一再取樣地址數據的1/(24×212)＝1/216倍的值相應于在該環形緩沖存貯器26中的該8倍過取樣數據的一取樣。因此該再取樣地址數據的高6位而不是低18位被用作該環形緩沖存貯器26的一讀地址(26＝64地址)而低18位被用作用于插入處理的數據。
在這方面，用于內插處理的該18位數據中的高6位被用作在一FIR濾波器28中用于多項式插入的一系數ROM的讀地址(相位地址)，反之它的低12位被用作用于被分成4096＝212等分的一線性插入的一線性插入器29的4096個插入倍數的一讀地址(網格地址)。另外，該FIR濾波器28執行例如拉格朗日(Lagrange)的第7階多項式插入，其中該8個取樣的8倍過取樣數據是利用已知的一目標輸出取樣的前4個取樣和后4個取樣之和。如果該環形緩沖存貯器26的讀地址假定被指出，例如在該目標輸出取樣之前最接近的該8倍過取樣數據的一地址，則根據這些讀地址從該環形緩沖存貯器26順序地讀出為這個地址和在其之前緊接的三個地址和在其之后緊接的四個地址之和的8個地址的8倍過取樣數據。
考慮該FIR濾時器28，例如抽頭數(乘法器數)是8，并且在8倍過取樣數據(總數為64×8＝512)的8個取樣(總數為8部分)的每一部分中它的系數ROM存貯64個內插系數，這些系數被分成64組，每組包括8個內插系數，當每部分被分成64部分時這些所分割的位置(相位)是相互對應的。來自該再取樣指針發生器27的6位的相位地址指出了該64＝26組中的任何一組。根據該相位地址從該系數ROM中順序地讀出在這個組中的8個內插系數。
在該FIR濾波器28中，根據該相位地址首先讀出該系數ROM中的在緊接該目標輸出取樣之前的一被分割位置上的8個內插系數。這8個內插系數和該環形緩沖存貯器26讀出的8倍過取樣數據的8個取樣在各自的乘法器中相互相乘，并且將乘法器的輸出相加，因而可測定在緊接該目標輸出取樣之前的該被分割位置上的內插數據X1。接著，根據該相位地址讀出該系數ROM中的緊接該目標輸出取樣之前的一被分割位置上的8個內插系數。這8個內插系數和該環形緩沖存貯器26讀出的8倍過取樣數據的8個取樣在各自的乘法器中相互相乘，并將乘法器的輸出相加，因而可測定在緊接該目標輸出取樣之后的被分割位置上的內插數據)X2。
在一線性內插器29中，將由FIR濾波器28求得的內插數據X1、X2和由來自該取樣指針發生器27的網格地址所指明的內插系數1-α、α相乘，求出該目標輸出取樣的內插數據值(1-α)×1+α×2。
在其頻率為輸出取樣頻率Fso的8倍的該時鐘的每一周期反復地執行這種處理，從而得到其頻率為取樣頻率Fso的8倍的取樣數據8Fso。通過作為分米波濾波的FIR濾波器(例如，第19階FIR濾波器30，第35階FIR濾波器31和第171階FIR濾波器32)使該取樣數據8Fso的取樣頻率被減小，因此得到該輸出取樣頻率Fso的所允許的取樣數據Fso。這個取樣數據Fso通過一用來進行并行到串行轉換的一輸出接口(PO-IS)33被轉換成一串行信號，該串行信號通過輸出端P01被傳送到接收端數字設備。
同時在該取樣頻率轉換信號處理器8中的上述信號處理可由一專用的硬件電路來實施，還可由一執行描述這樣一種信號處理的程序的微處理器來實施。
如上所述，因為該輸入/輸出取樣頻率比的線性地被插入值RS-L是使快速變化充分地減小的值，因此該環形緩沖存貯器26讀出的和根據RS-L的相加值所插入的該取樣數據將不包含這樣一個形成失真的暫時的波形，而這種形成失真的暫時波形是包含在根據該輸入/輸出取樣頻率比的測量值RS本身所插入和讀出的取樣數據中。因此可防止由于該輸入/輸出取樣頻率比的測量值RS的變化所造成的該頻率轉換精度的變惡。實際上使用了在圖4中所示的線性插入運算電路7中的一實驗的結果，轉換誤差限制在20比特之內，這樣就可實施一頻率變換的高精度。
另外，如上所述，在該線性插入運算電路7中用于插入處理所需的時間非常短。如像上述實驗的結果，在從該線性插入操作電路7到該取樣頻率變換信號處理器8所提供的該輸入/輸出取樣頻率比的線性地被插入值RS-L中幾乎不出現時間擱置。因此，可充分滿足在該取樣頻率變換裝置中的變換處理的實時要求。
同時，在這個實施例中，提供了用來線性地插入該輸入/輸出取樣頻率比的測量值RS的該線性插入運算電路7，還可提供用來執行該輸入/輸出取樣頻率比的測量值RS的多項式插入的一插入運算電路以替代該線性插入運算電路。
另外，在這個實施例中在該取樣頻率變換信號處理器8中提供了環形緩沖存貯器26用來暫時地存貯在該頻率變換的中間的該數字信號，除了該環形緩沖存貯器外還可提供一緩沖存貯器以暫時地存貯該數字信號。
圖10示出了該取樣頻率變換裝置的另一實施例，在圖10中相應于圖4和圖5的圖形部分用相同標號表示并省略對這些部分的詳細說明。在這個取樣頻率變換裝置中，來自該輸入/輸出取樣頻率比測量和產生電路1的該輸入/輸出取樣頻率比的測量值RS被提供給一無限脈沖響應(IIR)型低通濾波器操作電路9。
該IIR型低通濾波器運算電路9例如包括一如圖11所示的第二階IIR濾波器，其中該輸入/輸出取樣頻率比的測量值RS(i)、通過一延遲元件41(延遲時間＝測量周期T)在乘法器42中將一個測量周期之前的值乘以濾波器系數a的該輸入/輸出取樣頻率比的的值a·RS(i-1)和通過延遲元件41和43(延遲時間＝測量周期T)在乘法器44中將二個測量周期之前的值乘以濾波器系數b的該輸入/輸出取樣頻率比的值b·RS(i-2)的每一個值在加法器45和46中被共同相加。
因為通過執行這樣一種循環乘法和相加的操作而除去該輸入/輸出取樣頻率比的測量值RS的高頻分重，因而可以獲得在其中變化量被充分地減小的輸入/輸出取樣頻率比RS-IILPF的一測量值。如圖10所示，這個輸入/輸出取樣頻率比的測量值RS-IILPF被提供給該取樣頻率變換信號處理器8。在該取樣變換信號處理器8中，利用該輸入/輸出取樣頻率比的測量值RS-IILPF通過執行如圖8所示的信號處理而執行該數字信號的頻率變換。
另外，即使該延遲元件41和43的時間延遲可以是除T之外的值(即比T短的時間，例如1/2T或1/4T)，它也可獲得在其中的變化值被充分地減小的該輸入/輸出取樣頻率比的測量值RS-IILPF。
此外，如像IIR型低通濾波器運算電路9一樣該IIR濾波器的階數可以是除第二階之外的階數。
圖12示出了該取樣頻率變換裝置的另外一個實施例，在圖12中與圖4和圖5中的相同部分用相同標號表示并省略了其的詳細說明。在這個取樣頻率變換裝置中，來自該輸入/輸出取樣頻率比測量和產生電路1的輸入/輸出取樣頻率比的測量量RS被提供給一FIR型低通濾波運算電路10。
該FIR型低通濾波器運算電路10例如包括一如圖13所示的第四階FIR濾波器，其中在乘法器51中乘以濾波器系數a的該輸入/輸出取樣頻率比的值a·RS(i)、通過一延遲元件52(延遲時間＝測量周期T)在乘法器53中將一個測量周期之前的值乘以濾波器系數b的該輸入/輸出取樣頻率比的值b·RS(i-1)、通過延遲元件52和54(延遲時間＝測量周期T)在乘法器55中將二個周期之前的值乘以濾波器系數c的該輸入/輸出取樣頻率比的值c·RS(i-2)、通過延遲元件52，54和56(延遲時間＝測量周期T)在乘法器57中將三個測量周期之前的值乘以濾波器系數d的輸入/輸出取樣頻率比的值d·RS(i-3)、和通過延遲元件52、54、56和58(延遲時間＝測量周期T)在乘法器59中將四個周期之前的值乘以濾波器系數e的輸入/輸出取樣頻率比的值e·RS(i-4)的每個值共同相加(在該圖中，為了方便起見，該相加裝置由一加法器60表示)。
因為通過執行這樣一種乘和加的操作而除去了該輸入/輸出取樣頻率比的測量值RS中的高頻成分，所以可以獲得在其中變化量被充分地降低了的輸入/輸出取樣頻率比的一測量值RS-FILPF。如圖12所示，該輸入/輸出取樣頻率比的這個測量值RS-FILPF被提供給取樣頻率變換信號處理器8。在該取樣頻率變換信號處理器8中，利用該輸入/輸出取樣頻率比的測量值RS-FILPF通過執行如圖8所示的信號處理該數字信號的頻率被變換。
另外，在圖12的該FIR濾波器中，通過將所有的濾波器系數a、b、c、d、e置為1/N(這里N是抽頭(乘法器)的數，在這種情況下是5)，可以形成一移動平均運算電路。根據這樣一個移動平均運算電路，可以獲得在其中該輸入/輸出取樣頻率比的變化量被降低到1/N的輸入/輸出取樣頻率比的一測量值RS-IILPF。
另外，如像FIR型低通濾波器操作電路10那樣-FIR濾波器階數可以是除第四階之外的的階數。
另外，本發明并不限于上述的實施例，在不違反本發明范圍的原則下可有其它的各種改進。
如上所述，根據本發明的該取樣頻率變換裝置，即使在取樣頻率變換的處理的中間由于該輸入取樣頻率Fsi(或輸出取樣頻率Fso)是可變的而使該輸入/輸出取樣頻率比的測量值RS可以改變，它也可以防止由于為了實施頻率變換的高精度而引起該變換精度的變劣，并且還可充分地滿足在該取樣頻率變換裝置中的實時要求，這都是本發明的優點。
參照附圖對本發明的最佳實施例作了說明，應當理解的是本發明并不限于上述的實施例，如像在所附權利要求中所規定的本領域的普通技術人員在不違背本發明的精神或范圍的前提下可作出各種改變和改進。
權利要求
1.一種取樣頻率變換裝置，用來將具有一取樣頻率Fsi(HZ)的輸入第一數字信號變換為具有一任選的取樣頻率Fso(HZ)的第二數字信號并輸出第二數字信號，該裝置包括一個輸入信號系統參考時鐘產生裝置，用來產生一具有NxFsi(HZ)的頻率的一時鐘，它是高于所述輸入取樣頻率N倍；輸出信號系統參考時鐘產生裝置，用來產生一具有所述任選的取樣頻率Fso(HZ)的一時鐘；輸入/輸出取樣頻率比測量裝置，用來測量所述輸入取樣頻率Fsi(Hz)對所述任選取樣頻率Fso(HZ)的一比值；線性插入裝置，用來線性插入通過所述輸入/輸出取樣頻率比測量裝置所測量的所述比值過取樣裝置，用來過取樣具有所述輸入取樣頻率Fsi(HZ)的所述第一數字信號存貯裝置，用來暫時存貯由所述過取樣裝置過取樣的所述第一數字信號；地址產生裝置，用來根據由所述線性插入裝置所插入的一線性插入值產生用于來自所述存貯裝置的所述第一數字信號的讀地址；和變換裝置，用來根據由所述地址產生裝置所產生的讀地址插入來自所述存貯裝置讀取的所述第一數字信號以將所述第一數字信號變換成具有所述任意的取樣頻率Fso(HZ)的第二數字信號。
2.如權利要求1所述的取樣頻率變換裝置，其中所述線性插入裝置是由一無限脈沖響應濾波器構成。
3.如權利要求1所述的取樣頻率變換裝置，其中所述線性插入裝置是由一有限脈沖響應濾波器構成。
4.如權利要求1所述的取樣頻率變換裝置，其中所述地址產生裝置將由所述線性插入裝置線性插入的所述線性插入值與具有所述任選取樣頻率Fso(HZ)的所述第二數字信號相乘以產生一多位再取樣地址。
5.如權利要求4所述的取樣頻率變換裝置，其中所述多位再取樣地址的高階位被用作一讀地址用來讀取用于執行一多項式插入的一數字濾波器的一系數。
6.如權利要求4所述的取樣頻率變換裝置，其中所述多位再取樣地址的低階位被用作一讀地址用來讀取用于執行一線性插入的的一內插系數。
全文摘要
根據本發明的一種取樣頻率變換裝置,當利用一數字濾波器將具有取樣頻率Fsi的第一數字信號變換為具有一任意取樣頻率Fso的第二數字信號時,可獲取該取樣頻率Fsi和取樣頻率Fso之間的比值并且這個輸入/輸出取樣頻率比值被用作用于該取樣頻率變換的一控制量。該取樣頻率變換裝置包括有一用來暫時存貯該第一數字信號的緩沖存貯器,一用來在每一規定的時間相應于該輸入/輸出取樣頻率比而執行一插入處理的操作裝置,和根據由該操作裝置所插入的輸入/輸出取樣頻率比來計算該緩沖存貯器的一讀地址的計算裝置。
文檔編號H03H17/00GK1182307SQ9712275
公開日1998年5月20日 申請日期1997年10月14日 優先權日1996年10月15日
發明者安田信行 申請人:索尼公司