專利名稱：糾二錯高速編譯碼器的制作方法
技術領域：
編譯碼器是在數字通信、計算機網絡數據傳輸以及計算機存儲系統等技術領域內進行差錯控制的裝置。
本發明是從權項1前序部分所描述的，且在英國專利GB2069-732題為《Encoderand decoder for cyclic block codes》和中國專利85104100題為《復數旋轉碼編碼譯碼器》發展而來的。
本發明的目的是考慮到目前國內外廣泛采用的編碼譯碼器具有速度慢，造價高、結構復雜的缺點。如上述英國專利GB2069-732屬糾正一位錯誤的BCH碼的編碼和譯碼分別使用的裝置，硬件開銷較大，對于碼長n，監督元長r的BCH碼，它的編碼器和譯碼器所需要寄存器級數分別大于或等于2n+3r和2n+4r。
本發明是為了適應日益增長的高速而可靠地傳輸數字信息的實際需要，提供一種速度高、造價低、結構簡單，一機兼作編碼，譯碼兩種用途，糾正二位錯誤的編碼譯碼器。
發明是這樣實現的，設A為某給定對稱平衡不完全區組設計SBIBD(v，k，λ)的關聯矩陣，I為v階單位陣。其中A具有這樣的性質，它的每一行和每一列都恰好有k個1元，v-k個0元。并且任意兩行的內積都正好為λ，則可以構造出如下分組糾錯碼H·CT＝[A|I]·CT＝0(1)當所給關聯矩陣A又是循環陣時，由于單位陣I也是循環的，則可以使得其編譯碼器結構大為簡化。本實用新型的電路原理圖如

圖1所示，它是一個由循環SBIBD(13，4，1)構造的糾二錯高速編碼譯碼器。
它的編碼方程和譯碼方程分別為
ni＝m0+i+m1+i+m3+i+m9+i，(i＝0.1…，12)(2)mi＝Maj[mi，m1+i+m3+i+m9+i+n0+i，m4+i+m5+i+m7+i+n4+i，m6+i+m10+i+m11+i+n10+i， (3)m2+i+m8+i+m12+i+n12+i](i＝0，1，…，12)其中，下標加為模13加。
整機電路由時基電路、編碼電路、譯碼電路三部分組成。時基電路整個電路的工作脈沖由CP和φ13完成，其中φn是對主頻時鐘的13分頻。由可變進制計數器U15蚃K觸發器U16共同產生，其原理圖及時序圖為圖2。U14有四個獨立的2選1多路轉換器，它的數據選擇端Select統一地由φ13控制切換到位置①或②。U12用以提供反相信號的滿足U15、U16的復位要求。編碼電路當波段開關Kp放位置②時，本裝置作為發送端的編碼器使用，它由U1～U3組成。當φ13為低時，主機來的信息元一方面經Kp-3，Km-1，Kp-2進入U2、U3，一方面又經Kp-3，Km-2，Kp-1進入信道；當φ13為高時，已存入U2、U3的信息元在CP作用下經Km-1，Kp-2循環移位，U1的ODD輸出端產生相應的監督元并經Km-2、Kp-1送入信道。當φ13又變低時，便進入下一個編碼周期。編碼工作時序圖為圖3。譯碼電路當Kp放位置①時，本裝置作為接收端的譯碼器使用。它由U2～U13組成。包括緩沖暫存器、移存器，異或門和五輸入大數邏輯門。其中五輸入大數邏輯門用一塊16選1多路轉換器U13予以實現。它的五輸入設計卡諾圖和原理接線圖為圖4。當φ13為低電平時，信道來的信息元序列經Kp-1、Kp-2串行移入U2、U3緩沖暫存。在此期間，U6、U7處于對上一組監督元的循環移位狀態；U4、U5因shift/load為高電平(φ13)也處于對上一組信息元的循環移位狀態，U2、U3的輸出對它不發生影響。U4～U7循環移位一次，其輸出就通過異或門U9～U12，反相器U8和大數門U13(已被φ13選通)譯出一位信息元。經13個CP后，信道來的13位信息元全部暫存于U2、U3中，同時上一個碼字也已譯完。當φ13變成高電平時，信道來的監督元序列經Kp-1、Kp-2、Km-4串行移入U6、U7暫存。由于此時U6、U7已成為開環狀態，原來的監督元就被移出丟掉；至于U2、U3，此時其CP端已通過Kp-4、Km-3接地，故不再發生移位，串行輸入端對它不發生影響。它的輸出保持已暫存的13位信息元不變；在同一時間里，由于U4、U5的shift/load端成為低電平(φ13)，故在整個φ13為高電平期間，它都處于并行地接收U2、U3輸出信息元的狀態。經13個CP后，信道來的監督元全部存于U6，U7中，對應的信息元也存入了U4、U5。當φ13又變低時，電路根據U4～U7暫存信息元和監督元進行譯碼，同時將下一組信息元移入U2、U3，開始新的一個譯碼周期。譯碼過程的時序圖為圖5。
為了進一步提高糾錯能力，可以將U5的串行輸出端斷開，從大數邏輯門U13的輸出引一條反饋線到U4的串行引入端。其理由為，應用譯碼后的信息元代替原來信息元參與譯碼，可以使得出錯信息元不再對后面的譯碼發生影響，故在一定程度上提高了糾錯能力。
與國內外類似專利相比，本發明具有如下特點①雙向工作，一機兩用。電路充分利用了碼字結構上的規整性，使得編碼電路和譯碼電路融為一體。
②工作速度高。它的譯碼時間復雜性僅為0(n)，而BCH碼為0(nlog2n)，n為碼長。
當采用4MHz主頻時，本裝置的線路輸出波特率高達4Mbps，傳信率達2Mbps。
③電路簡單，容易實現。由于所選碼字的碼效為1/2，再加上碼字中信息元和監督元分別循環的特性，電路的時序控制部分非常簡單，清晰，制作調試工作非常方便。
④工作可靠。電路全部采用數字集成塊，所需器件少且安裝在一塊印刷電路板上，所需連線少而短，干擾小，工作穩定可靠。
⑤成本低、體積小、重量輕。電路采用了常見而廉價的器件，所需費用少，整個電路組裝在一塊11×12cm2的印刷板上，其重量也是微不足道的。
⑥其缺點是碼效略低，但卻換來了高速編譯碼和較強的超限糾錯能力。
權利要求1.編碼譯碼器是在數字通信、計算機網絡數據傳輸以及計算機存儲系統等領域內進行差錯控制的設備，其特征在于該編碼譯碼器由時基控制電路U14～U16、編碼電路U1～U3、譯碼電路U2～U13構成，移存器U2～U3兼作編碼循環移存器和譯碼緩沖暫存器，編碼譯碼器的工作由控制脈沖φ13通過多路開關U14協調控制，U14與信息CN、主機HT、時鐘源CP、編碼器輸出U1、移存器U3、U7反饋端相連，五輸入大數邏輯門U13控制端與移存器U4～U5移位控制端則直接與φ13相接。
2.根據權利要求1所述的編譯碼器，其特征是5輸入大數邏輯門U13僅由一塊16選1多路轉換器實現，從大數門U13的輸出到U4的輸入有一條反饋線。
專利摘要糾二錯高速編譯碼器是在數字通信、計算機網絡數據傳輸以及計算機存儲系統等領域內進行差錯控制的裝置。該裝置利用了碼字中信息元和監督元分別循環的特性，采用大數邏輯譯碼方法，使得編碼器、譯碼器和時基控制電路融為一體，整機線路具有工作速度高、結構簡單，實現容易，工作可靠等特征，可用于要求工作速率高，糾錯能力強的場合。
文檔編號H03M13/00GK2052170SQ8820219
公開日1990年1月31日 申請日期1988年3月19日 優先權日1988年3月19日
發明者范平志 申請人:西南交通大學計算機系