本發明涉及電容、埋電容電路板及其制造方法。

背景技術：

隨著電子產品趨向輕薄、高頻和多功能方向發展，電路集成度越來越高，相應的集成電路接腳和線路布局越來越多，導致噪音隨之增大。為了消除噪音或做電性補償，可在半導體封裝結構中增加無源器件以消除噪音和穩定電路。例如，電容具有儲存電荷的作用，可將高頻噪音以能量暫存方式予以吸收，從而降低系統電源波動，保證信號傳輸的完整性。

增加電容方式之一是用smt表面貼裝技術將無源器件整合在基板上，但容易產生阻抗、信號串擾，且占據大量表面貼裝面積，不符合電子產品日益嚴格的輕薄短小要求。

另外一種是將電容埋入封裝基板或pcb電路板中，這種稱為埋電容（埋入式電容器）。埋入電容的基板或電路板制造主要包括三項關鍵技術：電容埋入技術、內部互連技術和所用的埋電容技術。埋電容的兩側是金屬層，中間是“高介電常數(dk)、低介質損耗”的介質層，通常10μm-25μm厚，大大提升電容量，能幫助電源供電系統去耦和濾波，降低系統功率分布的阻抗和高頻電路的共振效應。主要應用在高速數據傳輸/通訊設備、服務器、計算機、測試測量、醫療、打印機、顯示器、軍事領域以及手持式電子產品行業。

對于相同的電壓、頻率和電容量，電容的發熱性決定于介電損耗，要求埋電容具有較低的介電損耗。不論是電路板smt表面貼裝的電容，還是在電路板的內芯設置的埋入電容，都追求更高、更穩定的電容量。要使電容量增大，可改變三個因素：1)使電容電極表面積增大；2)使介電層厚度減小；3)使介電層介電常數dk增大。增大電容電極表面積，不符合電路板輕薄短小發展趨勢；因此，減薄介電層厚度(≤25μm)、提高介電常數dk、低介電損耗是今后埋電容的發展方向。

對于減薄介電層厚度，有報道絕緣層不使用玻纖材料，采用樹脂涂覆在銅箔上的方式，既提高可靠性、也能夠降低絕緣介質厚度至25μm。有報道使用“濺射、cvd、陽極氧化”等方法，將1μm以下的絕緣高dk介質(sio2或陶瓷顆粒等)附著在厚銅箔上，薄絕緣介質的厚度減少至極限1μm以下，可明顯增加埋容材料的電容量，但由于介電層太薄、容易脆和折損，可加工性和可靠性較差，在埋電容應用領域受到限制。

另一方面，在保證材料較低的介電損耗和可加工性前提下，盡可能提高絕緣介電常數dk，這對埋電容是件很困難的事。

埋電容的制造工藝通常分為三種：

1)絲網印刷：將絕緣油墨或高dk材料印刷于銅箔上，固化后再在其上絲網印刷導電油墨等形成另一層銅電極，制成電容。絲網印刷工藝簡單、低成本，但所制出的埋入電容值分散性較大，電容值精度控制較差。

2)1μm以下薄膜介質法：有報道使用濺射、cvd、陽極氧化等方法，將1μm以下的絕緣高dk介質(一般為無機陶瓷材料)附著在厚銅箔或半導體硅片上，接近800oc高溫煅燒而成，薄絕緣介質的厚度減至極致，再制作另一金屬電極；該工藝因薄介電質，可明顯增加電容量，但由于介電層太薄、可加工性和可靠性較差(介電薄層高溫煅燒容易產生細微龜裂或氣泡，電容器容易泄漏電流、絕緣耐電壓性能下降)，在埋電容領域應用受到限制。

3)層壓+蝕刻：業界絕大部分都以層壓法制作呈覆銅板形式的埋電容。普遍做法是把高dk材料樹脂涂覆在厚銅箔上(rz2-3μm)，干燥、半固化，然后把另一層銅箔進行壓合而成；其兩面銅箔為18、35和70μm，使用較厚的銅箔便于蝕刻、加工操作時不容易脆裂、卡板等；中間介電層一般為8、12、16、25μm。對該覆銅板兩面所覆銅箔進行蝕刻，形成電容體的電極，再以內層芯板的方式直接層壓形成多層電路板，將埋電容置于多層電路板中。該“層壓蝕刻”工藝形成埋電容方式與常規電路板制造工藝類似，工藝簡單，pcb廠家容易掌握。該工藝多利用環氧樹脂和銅箔粘合力強特點，在其中加入高dk無機顆粒(batio3等)制成復合材料，但加入量超過一定限度，影響了樹脂與銅箔的結合力，容易層壓銅箔時剝離或起泡，或者材料的脆性變大，導致后續電路板加工性變差。此外，為了避免銅面層壓起皺，該層壓工藝必須使用18μm以上銅箔，導致電容電極的面積公差控制變得困難，影響了實際電容值的控制精度(一般電容值控制精度在5-10%)；另一方面，厚銅箔的電極埋入封裝基板中，使封裝基板或半導體封裝整體厚度增加，不利于今后薄板設計的發展趨勢。有一種降低埋電容銅箔厚度的方法是使用載體銅箔，主要是18μm銅箔或其他材料做載體，保證剛性，2-5μm薄銅箔附著在載體上，層壓后剝離去掉載體，留下薄銅制作銅電極；這種載體薄銅箔價格非常貴，且仍然難以克服層壓法銅箔粗糙度較大，在薄絕緣介質條件下絕緣可靠性較差的問題。

4)濺射法：在電路板內層芯板上蝕刻銅電極，作為埋電容的“下層銅電極”；在其“下層銅電極”上，采用3d噴涂方法噴涂形成介電材料(如高dk墨水)，再在介電材料上濺射靶材ni等金屬，并貼干膜圖形轉移、蝕刻等，形成銅厚較薄的“上層銅電極”；該方法僅一側銅電極厚度降低，降低埋電容的電路板總厚度的作用影響有限；且制作繁瑣、流程過長，難以克服濺射銅電極表面針孔過多、電容性能不穩定的缺點，以及剝離強度偏小、易剝離和彎折等問題，因此，該工藝方法難以在市場上廣泛應用。

綜合以上，開發一種高介電常數dk（dk>15）、高電容量、低損耗(df＜0.02)、25μm厚度以下的聚合物復合材料作為介電層、介電質厚度均勻、耐熱和耐濕性高、上下層銅電極薄銅設計、銅電極針孔較少、覆銅高剝離強度、耐彎折、易加工的埋電容覆銅材料，是今后埋電容發展趨勢的必然要求。

技術實現要素：

為解決以上問題，本發明涉及一種電容、埋電容電路板及其制造方法，采用“離子注入”技術對≤25μm厚度的“聚合物+高dk顆粒”復合材料金屬化，解決高dk顆粒含量高的復合材料或薄膜材料的覆薄銅、覆銅易剝離的問題，并結合卷對卷連續“離子注入+電鍍+圖形轉移+蝕刻+切割”制作流程的設計，可大規模制作埋電容復合材料，滿足今后的封裝基板對埋電容薄型化發展要求。

根據本發明的第一方面，提供一種電容，其包括：高介電常數聚合物復合材料層；離子注入層，該離子注入層通過離子注入方法使導電材料離子高速注入至高介電常數聚合物復合材料層內而形成；以及金屬層，其形成并覆蓋于該離子注入層上。

優選地，該高介電常數聚合物復合材料層包括聚合物樹脂和高介電常數顆粒。

優選地，該離子注入層的注入材料與該高介電常數聚合物復合材料層形成摻雜結構，該摻雜結構在該高介電常數聚合物復合材料層的表面下形成多個基樁。

優選地，該電容還包括導體沉積層，該導體沉積層覆蓋于該離子注入層上，且該金屬層覆蓋于該導體沉積層之上，該導體沉積層包括等離子體沉積層和/或磁控濺射沉積層，該等離子體沉積層通過等離子體沉積方法使導電材料離子沉積而形成；該磁控濺射層通過磁控濺射方法使導電材料原子沉積而形成。

優選地，該等離子體沉積層和該磁控濺射層均包括一層或多層導體材料，該各層導體材料均通過一次或多次該等離子體沉積或磁控濺射過程形成。

優選地，該離子注入層的材料包括：ti、cr、ni、cu、ag、au、v、zr、mo、nb中的一種或多種，或它們之間的二元、三元和四元合金中的一種或多種。

優選地，該導體沉積層的材料包括：ti、cr、ni、cu、ag、au、v、zr、mo、nb中的一種或多種，或它們之間的二元、三元和四元合金中的一種或多種。

優選地，該金屬層的材料包括：由al、mn、fe、ti、cr、co、ni、cu、ag、au、v、zr、mo、nb中的一種或多種，或它們之間的二元、三元和四元合金中的一種或多種組成。

優選地，該聚合物樹脂包括環氧樹脂、bt樹脂、雙馬來酰亞胺、氰酸酯、聚乙烯、聚苯乙烯、聚偏氟乙烯、聚酯、聚碳酸酯、聚苯硫醚、耐高溫聚丙烯、聚2，6萘二酸乙二酯、聚酰亞胺、聚四氟乙烯、聚苯醚中的一種或多種。

優選地，該高介電常數顆粒包括無機陶瓷顆粒和/或導電粒子。

優選地，該無機陶瓷顆粒包括二氧化硅、鈦酸鋇、鈦酸鍶、鋯鈦酸鉛、鈦酸鉛鑭、鋯酸鉛鑭、鉭酸鍶鉍中的一種或多種。

優選地，該導電粒子包括碳納米管、碳黑、石墨粉體、al、al2o3、ag、ni中的一種或多種。

優選地，該高介電常數顆粒占該高介電常數聚合物復合材料層的重量百分比為10-90%。

優選地，該高介電常數顆粒占該高介電常數聚合物復合材料層的重量百分比為80%以上。

優選地，該金屬層通過電鍍、化學鍍、真空蒸發鍍中的一種或多種而獲得。

優選地，該高介電常數聚合物復合材料層的厚度為8-25μm。

優選地，該電容為薄膜形式的電容。

根據本發明的第二方面，提供一種制造根據本發明的電容的方法，其包括如下步驟：a)將高介電常數顆粒與聚合物混合而得到該高介電常數聚合物復合材料層；b)對該高介電常數聚合物復合材料進行離子注入以形成離子注入層；以及c)在該離子注入層上覆金屬以形成該金屬層。

優選地，還包括在步驟a)-c)之后的如下步驟：d)前處理、貼膜、曝光、顯影、蝕刻、aoi檢查；以及e)切割。

優選地，卷對卷地連續制造該電容。

根據本發明的第三方面，提供一種埋電容電路板，其包括：根據本發明的電容；以及該電容埋入其中的電路基板材料。

根據本發明的第四方面，提供一種制造埋電容電路板的方法，其包括如下步驟：根據本發明的方法的步驟；以及將該電容層壓埋入電路基板材料中以獲得該埋電容電路板。

與現有技術相比，本發明的有益效果如下：

1.本發明采用離子注入技術，由于注入金屬離子的高能量，可實現在介電常數含量達到80%以上的高介電常數聚合物基材上實現金屬化，制得的金屬層與基材間具有較高剝離強度。與現有技術的磁控濺射法或壓合法相比，可制得更大容量的電容。磁控濺射法制得的金屬層與基材之間的結合力差，導致無法實現在在介電常數含量達到80%以上的高介電常數聚合物基材上實現金屬化。

2.本發明采用離子注入技術，減少了針孔數量。如果電極上有針孔，在電路板制程中酸洗液體可能沿著針孔腐蝕介電層中的高dk無機顆粒，導致薄絕緣介質也有針孔，從而使電容器易泄漏電流、絕緣耐電壓性能下降。如果電極上有針孔，電容材料的介電損耗也將增大。

同時，本發明的離子注入技術也能夠解決“高dk復合材料”的覆薄銅和覆銅易剝離問題，擴大了埋電容聚合物復合材料的應用品種數量和高dk顆粒應用的含量范圍。在電路板領域，對于介電層厚度8-25μm，不必采用在銅箔上涂覆或層壓銅箔，直接在介電層厚度8-25μm(復合材料“樹脂+高dk顆粒”)離子注入金屬層；可以避免因高dk顆粒含量高而層壓銅箔剝離現象。

層壓法制作埋電容工藝，銅箔與高含量顆粒的復合材料進行層壓時，容易剝離或起泡。對于介電層厚度8-25μm，應用于電路板領域的埋電容，一般采用把“高dk材料樹脂”涂覆在rz2-3μm的厚銅箔上，干燥、半固化，然后把另一層厚銅箔進行壓合而成；其兩面銅箔為18、35和70μm。

濺射法因為濺射粒子的能量低、速度低，從靶材產生許多顆粒分散區域或發射的角度較大，因而到復合基材上的顆粒較多，形成的針孔數量較多，導致電容器易泄漏電流、絕緣耐電壓性能下降。對于半導體領域或大功率電容器件，介電層厚度1μm以下，采用濺射、cvd、噴涂涂覆等方法把sio2、batio3陶瓷等“高dk顆粒”(無聚合物樹脂)直接濺射或噴涂涂覆到銅箔上。

3.本發明采用卷對卷連續“離子注入+電鍍+圖形轉移+蝕刻+切割”技術，可大規模制作10-25μm厚度、薄膜形態聚合物復合材料的埋電容，避免制作過程因介電層過薄、過脆而彎折或破損，提高了電路板制作過程埋電容的可加工性。

4.在本發明中，埋電容的上下層銅電極的薄銅設計和實現，提升了蝕刻時的電極面積控制精度，從而提升了實際電容量的控制精度，也降低了封裝基板內的埋電容總厚度，最終提高了半導體封裝的可靠性。

附圖說明

以下參考附圖并結合實施例來具體地描述本發明，本發明的優點和實現方式將更加明顯，其中，附圖所示的內容僅用于對本發明進行解釋說明，而不構成對本發明的任何意義上的限制，附圖僅是示意性的，并非嚴格地按比例繪制。在所有附圖中，相同的參考標號表示相同或相似的部分，其中：

圖1示出了根據本發明實施例的電容；

圖2示出了根據本發明實施例的埋電容電路板；

圖3示出了根據本發明實施例的制造電容和埋電容電路板的方法。

參考標號：

100電容

102聚合物樹脂

104離子注入層

106金屬層

108高dk顆粒

200埋電容電路板

202聚合物樹脂

204離子注入層

206金屬層

208高dk顆粒

210電路基板材料

302將高dk顆粒與聚合物樹脂混合并干燥得到高介電常數聚合物復合材料薄膜

304對高介電常數聚合物復合材料薄膜進行離子注入以形成離子注入層

306在離子注入層上覆金屬以形成金屬層

308前處理、貼膜、曝光、顯影、蝕刻、aoi檢查

310切割以獲得電容

312將電容層壓埋入電路基板材料中以獲得埋電容電路板。

具體實施方式

本發明涉及電容、埋電容電路板及其制造方法。電容包括聚合物樹脂和高dk顆粒，總厚度＞5μm；通過液態聚合物樹脂和高dk顆粒混合(無玻纖等骨架支撐材料)，制作薄膜復合材料或高dk顆粒重量含量在10-90%范圍的復合材料，材料有一定耐彎折性能，再通過卷對卷形式制作“離子注入、覆銅、干膜前處理、貼膜、曝光、顯影、蝕刻、aoi檢查、切割”流程設計，制作成包含金屬電容電極的埋電容，再層壓埋入多層電路板中。

i.離子注入

離子注入可通過以下方法來實現：使用導電材料作為靶材，在真空環境下，通過電弧作用使靶材中的導電材料電離而產生離子。然后，使該離子在高電壓的電場下加速而獲得很高的能量(例如1-1000kev，如50kev、100kev、200kev、500kev等)。高能的導電材料離子接著以很高的速度直接撞擊高介電常數聚合物復合材料的表面，并且注入到高介電常數聚合物復合材料的表面下方一定的深度范圍內。在所注入的導電材料離子與高介電常數聚合物復合材料的分子之間形成了化學鍵(例如離子鍵或共價鍵)，從而組成摻雜結構。化學鍵有助于增強離子注入層與高介電常數聚合物復合材料之間的結合力，使得離子注入層不容易從高介電常數聚合物復合材料脫落。

由此得到的離子注入層的外表面(或稱為上表面)與高介電常數聚合物復合材料的表面相齊平，而其內表面(或稱為下表面)則深入到高介電常數聚合物復合材料的內部。作為具體示例，導電材料的離子可在離子注入期間獲得50-1000kev(例如50kev、100kev、200kev、300kev、400kev、500kev、600kev、700kev、800kev、900kev)的能量，并且可被注入到高介電常數聚合物復合材料的表面下方1-500nm(例如10nm、20nm、50nm、100nm、200nm、300nm、400nm)深度處。

通過控制離子注入過程中的各種相關參數，例如注入電流、電壓、注入劑量等，可以調整離子注入層深入到高介電常數聚合物復合材料內部的深度，即，離子注入層的內表面在高介電常數聚合物復合材料表面下方所處的深度。例如，注入離子的能量為5-1000kev，注入的劑量為1.0×10¹²至1.0×10¹⁸ions/cm²(更優選地，注入劑量為1.0×10¹⁵至5.0×10¹⁶ions/cm²)，從而使離子注入層的內表面位于高介電常數聚合物復合材料的表面下方5-50nm的深度處。在離子注入過程中，可以使用與高介電常數聚合物復合材料的結合力較強的金屬或合金來進行離子注入，例如可采用ti、cr、ni、cu、ag、au、v、zr、mo、nb、al、be、co、fe、mg、mn、pt、ta、w等金屬以及它們之間的二元、三元或四元合金(例如nicr、ticr、vcr、cucr、mov、nicrv、tinicrnb)中的一種或多種作為離子注入過程中的靶材，其中，ni、cr、ti是優選的注入材料。換而言之，所得的離子注入層可以由ti、cr、ni、cu、ag、au、v、zr、mo、nb、al、be、co、fe、mg、mn、pt、ta、w中的一種或多種組成，或者由這些元素之間的合金組成。

在離子注入過程中，導電材料離子以很高的速度強行地注入到高介電常數聚合物復合材料的內部，與高介電常數聚合物復合材料形成穩定的摻雜結構，相當于在高介電常數聚合物復合材料的表面下方形成了數量眾多的基樁。由于基樁的存在，且后續制得的金屬層與基樁相連，因此，基材與后續形成于其上的金屬層之間的剝離強度可達到0.5n/mm以上，甚至為0.8n/mm以上，例如高達0.7-1.5n/mm。與之相比，在常規磁控濺射的情況下，濺射粒子的能量最高僅為幾個電子伏特，因而該粒子會沉積于基材表面上但不會進入基材內部，所得的導體層與基材表面之間的結合力不高，最高僅為0.5n/mm左右，明顯低于離子注入。而且，用于離子注入的導電材料尺寸通常為納米級，在離子注入期間分布比較均勻，而且到基材表面的入射角度差別不大。因此，能夠確保基材與后續形成于其上的金屬層之間的接合面具有較低的表面粗糙度，例如為0.4μm以下，甚至低至0.001-0.1μm(例如約0.02μm)。因此，在高頻信號傳輸中，可以顯著降低由導體層引起的信號損失，從而進一步降低整體信號損失。

與層壓法制作埋電容相比，層壓銅箔時容易剝離或起泡；采用離子注入技術，解決“高介電常數聚合物復合材料”的覆薄銅和覆銅易剝離問題，擴大了埋電容聚合物樹脂材料的應用品種數量和范圍。

與濺射相比，離子注入法是高能量離子注入高介電常數聚合物復合材料表面后，形成穩定的摻雜結構，在表面下方形成多個基樁，因而導電離子注入層與高介電常數聚合物復合材料結合力更好，在電路板制作過程(例如貼膜、蝕刻噴淋、傳動滾輪、搬運操作等)沖擊或彎折的應力擠壓下，金屬銅層與耐彎折的聚合物材料形成整體，不會輕易遇到彎折而折斷、剝離或起泡，可加工性更好。銅層在彎折應力下，導致銅電極不平整(相當于介電層厚度變化)，局部的電容值變化，不利于電容值穩定和高精度控制。

復合材料中的高dk無機陶瓷材料，經過高溫煅燒而成，材料較硬和致密，濺射低能量低速的離子無法較好的與其結合；與濺射相比，離子注入法是高能量高速的離子注入到高dk無機陶瓷材料表面后，形成穩定的摻雜結構，在其表面下方形成多個基樁，因而導電離子注入層與基材結合力更好。同時濺射因為能量低，從靶材產生的許多顆粒分散區域或發射的角度較大，因而到基材上的顆粒較多，形成的針孔數量較多。

如果銅電極上有針孔，在電路板制程中酸洗液體可能沿著針孔腐蝕介電層中的高dk無機顆粒，導致薄絕緣介質也有針孔，從而使電容器易泄漏電流、絕緣耐電壓性能下降。如果銅電極上有針孔，電容材料的介電損耗也將增大。

ii.等離子體沉積/磁控濺射

除了離子注入層之外，還可以在基材的表面上形成等離子體沉積層和/或磁控濺射層。等離子體沉積層和/或磁控濺射層由導電材料組成，并且可以具有1-10000nm的厚度，例如為100nm、200nm、500nm、700nm、1μm、2μm、5μm、7μm或者10μm等。等離子體沉積層和/或磁控濺射層的厚度可以根據需要通過調節各種沉積參數來設定，例如可以設定為使得形成有該等離子體沉積層和/或磁控濺射層的基板的表面方阻小于200ω/□、100ω/□、80ω/□、50ω/□，等等。此外，作為組成等離子體沉積層和/或磁控濺射層的導電材料，可以采用與離子注入層相同或不同的各種金屬、合金、導電氧化物、導電碳化物、導電有機物等，但是并不限于此。可以根據所選用的基材、以及離子注入層的組成成分和厚度等來選擇用于等離子體沉積和/或磁控濺射的導電材料。優選地，使用與離子注入層結合良好的金屬或合金來進行等離子體沉積和/或磁控濺射，例如可使用ti、cr、ni、cu、ag、au、v、zr、mo、nb以及它們之間的合金中的一種或多種，該合金例如為nicr、ticr、vcr、cucr、mov、nicrv、tinicrnb等。而且，等離子體沉積層和/或磁控濺射還可以包括由相同或不同材料組成的一層或多層。

iii.電容

圖1示出了根據本發明實施例的電容100，其包括高介電常數聚合物復合材料層、離子注入層104和金屬層106，其中高介電常數聚合物復合材料層包括聚合物樹脂102(優異的耐熱性、力學性能和可加工性、成本低)和高dk顆粒108(優異的高dk介電性能)。高介電常數聚合物復合材料層能夠保證材料同時具有優良加工性、低介電損耗和高dk介電性能；并且聚合物能夠加工成薄膜(厚度8-25μm)，能夠最大限度發揮“薄介電層”高電容量的優勢，因而具有較好的應用前景。

高dk顆粒108包括無機陶瓷顆粒和導電粒子；無機陶瓷顆粒中，batio3作為高介電陶瓷而廣泛應用；也有報道導電粒子(碳納米管、碳黑、石墨粉體或其他金屬粒子等)的填充到聚合物的材料，接近滲流閾值材料的介電常數會異常增大，但這類復合材料介電性能重現性差、材料dk、df穩定性較難控制。聚合物樹脂包括“非極性和極性”兩種；非極性聚合物(如ptfe、ppe等)在外電場下只產生誘導偶極矩，介電損耗低，基本不受頻率和溫度變化影響，介電常數偏低(小于2.5)；極性聚合物在外電場作用下，能產生電子云位移極化、偶極子取向極化和極性基團極化，介電損耗較大，受頻率和溫度影響較大，介電常數也較大，一般3-10左右。

總之，各種聚合物材料增加高dk填料后，介電常數、介電損耗增加的幅度各不一樣，希望制造一種同時具有“高dk介電常數、低損耗、容易加工”的聚合物復合材料。

聚合物樹脂102包括環氧樹脂epoxy、bt樹脂、雙馬來酰亞胺bmi、氰酸酯ce、聚乙烯(hdpe或ldpe)、聚苯乙烯ps、聚偏氟乙烯pvdf、聚酯pet、聚碳酸酯pc、聚苯硫醚pps、耐高溫聚丙烯htpp、聚2，6萘二酸乙二酯pen、聚酰亞胺pi、聚四氟乙烯ptfe、聚苯醚ppe等；聚合物樹脂的固體物重量含量10%-90%。

高dk顆粒108或填料包括無機陶瓷顆粒和導電粒子，無機陶瓷顆粒包括sio2、鈦酸鋇(batio3)、鈦酸鍶(srtio3)、鋯鈦酸鉛pb(zrti)o3(通稱pzt)、鈦酸鉛鑭(pblatio)、鋯酸鉛鑭(pblazro)(通稱plzt)、鉭酸鍶鉍(srbi2ta2o9)(通稱sbt)等鈣鈦礦型氧化物的一種或幾種混合物；導電粒子包括碳納米管等納米粒子，以及碳黑、石墨粉體或al、al2o3、ag、ni金屬粒子等的一種或幾種混合物。

通過離子注入方法使導電材料離子注入至高介電常數聚合物復合材料層的表面下而形成離子注入層104。同時，在離子注入層104上形成金屬層106，其通過電鍍、化學鍍、真空蒸發鍍等方法中的一種或多種而獲得，以獲得具有期望的厚度和電導率的導體層。

另外地，除了離子注入層之外，還可以在高介電常數聚合物復合材料層的表面上形成導體沉積層，導體沉積層覆蓋于離子注入層上，且金屬層覆蓋于導體沉積層之上，導體沉積層包括等離子體沉積層和/或磁控濺射沉積層，等離子體沉積層通過等離子體沉積方法使導電材料離子沉積而形成；磁控濺射層通過磁控濺射方法使導電材料原子沉積而形成。

iv.埋電容電路板

圖2示出了根據本發明實施例的埋電容電路板200，其包括圖1所示的電容和電容埋入其中的電路基板材料210。該電容包括高介電常數聚合物復合材料層、離子注入層204和金屬層206，其中高介電常數聚合物復合材料層包括聚合物樹脂202和高dk顆粒208。

電容埋入封裝基板或pcb電路板中，因此無須焊接以減少電感和電源阻抗，且焊點減少后，焊點失效現象減少，線路板或封裝的可靠性也得到提升。另一方面，埋入電容器件節約了寶貴的表面積，縮小板面積，縮短線路，減少電容器件與芯片間的距離，增強電氣性能，使電路板逐步走向輕型化和薄型化。

v.電容和埋電容電路板的制造方法

圖3示出了根據本發明實施例的制造電容和埋電容電路板的方法，其包括如下步驟：

步驟302：將高dk顆粒108、208與聚合物樹脂102、202混合并干燥得到高介電常數聚合物復合材料；

步驟304：對高介電常數聚合物復合材料進行離子注入以形成離子注入層104、204；

步驟306：在離子注入層104、204上覆金屬以形成金屬層106、206；

步驟308：前處理、貼膜、曝光、顯影、蝕刻、aoi檢查；

步驟310：切割以獲得電容100；

步驟312：將電容100層壓埋入電路基板材料210中以獲得埋電容電路板200。

在上述步驟中，高介電常數聚合物復合材料成薄膜形式并且卷成卷。卷對卷連續“離子注入+覆銅+圖形轉移+蝕刻+切割”技術，可大規模制作10-25μm厚度、薄膜形態聚合物復合材料的電容，避免制作過程因介電層過薄、過脆而彎折或破損，提高了電路板制作過程電容的可加工性。

vi.實施例1

基材組分：環氧樹脂為20%、batio3為80%

樹脂厚度：15微米

介電常數：20，遠低于現有技術類似材料的35

介質損耗因子：0.009，遠低于現有技術類似材料的0.014。

首先對基材進行離子注入鎳，之后進行等離子體沉積鎳-銅（10-90）合金，制得金屬層，從而得到電容器。最終制得的電容的靜電容量：35，性能超出普通電容50%以上。

vii.實施例2

基材組分：pi樹脂為15%、高介電常數填料為85%

樹脂厚度：10微米

介電常數：15，遠低于現有技術類似材料的40

介質損耗因子：0.010，遠低于現有技術類似材料的0.029。

首先對基材進行離子注入鎳-鉻合金，之后進行磁控濺射沉積鎳，之后進行磁控濺射沉積銅，制得金屬層，從而得到電容器。最終制得的電容的靜電容量：25，性能超出普通電容80%以上。

viii.實施例3

基材組分：環氧樹脂為15%、高介電常數填料為85%

樹脂厚度：20微米

介電常數：15，遠低于現有技術類似材料的40

介質損耗因子：0.010，遠低于現有技術類似材料的0.047。

首先對基材進行離子注入鎳-鉻合金，之后進行磁控濺射沉積鎳，之后進行磁控濺射沉積銅，制得金屬層，從而得到電容器。最終制得的電容的靜電容量：30，性能超出普通電容90%以上。

ix.結論

本發明可實現在介電常數顆粒含量達到80%以上的高介電常數聚合物基材上實現金屬化，制得的金屬層與基材間具有較高剝離強度。與現有技術的磁控濺射法或壓合法相比，可制得更大容量的電容。磁控濺射法制得的金屬層與基材之間的結合力差，導致無法實現在在介電常數顆粒含量達到80%以上的高介電常數聚合物基材上實現金屬化。

盡管本發明連同僅僅有限數目的實施例詳細地進行了描述，但是應容易地理解的是，本發明不限制于這種公開的實施例。而相反，本發明可改變以包括之前沒有描述的、但是與本發明的精神和范圍相稱的任何數目的變更、更替、替代或等同布置。此外，盡管描述了本發明的各種實施例，但是將理解的是，本發明的方面可包括描述的實施例中的僅僅一些。因此，本發明將不應視為由前述描述限制，而是僅由權利要求的范圍限制。