鎖相環電路和鎖相環電路中的相位比較方法
【專利摘要】公開了一種鎖相環電路和鎖相環電路中的相位比較方法，該鎖相環電路包括：分頻器，用于通過對振蕩信號進行分頻而生成具有周期T/M的分頻信號，其中，M是大于或等于2的整數；相位比較器，用于通過對M個參考信號與分頻信號進行邏輯異或計算而生成相位比較結果，這M個參考信號具有周期T并且各自順序地偏移了時間間隔T/2M；環路濾波器，用于使用相位比較結果作為輸入而生成電壓信號；以及壓控振蕩器，用于通過以根據電壓信號的頻率進行振蕩而生成振蕩信號。
【專利說明】鎖相環電路和鎖相環電路中的相位比較方法

【技術領域】
[0001] 本文中的公開內容一般涉及鎖相環（PLL)電路和PLL電路中的相位比較方法。

【背景技術】
[0002] PLL (鎖相環)電路中生成的信號的相位噪聲特性用作表示信號的純度的指標。由 于相位噪聲是影響無線裝置的性能的特性，因此PLL電路的相位噪聲是重要的性能指標。
[0003] -般地，PLL電路包括相位比較器、環路濾波器、VC0 (壓控振蕩器）和分頻器。分 頻器以分頻比N對從VC0輸出的振蕩信號進行分頻以生成分頻信號。相位比較器將來自參 考振蕩器的參考信號的相位與分頻信號的相位進行比較，并且輸出表示相位比較結果的信 號。環路濾波器計算表示相位比較結果的信號的積分，并且將具有根據積分結果的電壓電 平的電壓信號提供到VCO。VC0以根據該電壓信號的頻率進行振蕩。在VC0根據環路濾波 器生成的電壓信號進行振蕩時，如果參考信號與分頻信號之間的頻率差為零，則電壓信號 收斂于特定電壓，并且PLL電路轉變為鎖定狀態。
[0004] 圖1是示出PLL電路中的典型相位噪聲特性的示意圖。橫軸表示頻率，并且縱軸 表示相位噪聲功率。fo是PLL電路的振蕩頻率。PLL的相位噪聲可以被分類為區域10的 相位噪聲、區域11的相位噪聲以及區域12的相位噪聲。在區域10的相位噪聲中，參考振 蕩器處的相位噪聲占主導。在區域11的相位噪聲中，相位比較器處的相位噪聲占主導。在 區域12的相位噪聲中，VC0處的相位噪聲占主導。注意，相位噪聲是由于諸如電阻器的熱 噪聲、流過有源元件的電流的波動等主要原因而生成的。
[0005] 在上述相位噪聲中，區域11的相位噪聲對無線裝置的性能具有較大影響。該區域 11的相位噪聲或者SPLL在理論上可以由以下公式來表示。
[0006] SPLL ^ SPD/Kd2 · N2 · · · (1)
[0007] 其中，SPD表不相位比較器的輸出噪聲，Kd表不相位比較器的增益，并且N表不分頻 器的分頻比。如上，三個主要因素確定了區域11的相位噪聲。從以上公式（1)可以理解， 區域11的相位噪聲可以通過使得分頻比N更小來減小。
[0008] 在一般的PLL電路中，參考信號和分頻信號被設置為相同頻率。與此相反，為了通 過使得分頻比N更小而減小區域11的相位噪聲，存在排列多個或Μ個相位比較器以將分頻 比Ν減小至1/Μ的技術(例如，參見非專利文獻1)。在該技術中，基于具有周期Τ的參考信 號生成Μ個參考信號，以使得所生成的Μ個參考信號具有周期Τ并且各自順序地偏移了時 間間隔T/Μ。這Μ個相位比較器中的每一個均在這Μ個參考信號中的每一個的沿與具有周 期T/Μ的分頻信號的對應沿之間執行相位比較。結果，在順序地偏移了 T/Μ的定時獲得這 多個（Μ個）相位比較器的輸出。然后，通過利用SUM電路疊加這些輸出，獲得具有周期Τ/Μ 的相位比較結果。這使得可以生成頻率比參考信號大N倍的振蕩信號、同時分頻比被設置 為N/Μ并且相位噪聲減小了 1/M2倍而更小。
[0009] 然而，該技術具有以下問題：延遲電路的電路面積和功耗大；并且SUM電路的電路 面積和功耗也大。
[0010][現有技術文獻]
[0011][專利文獻]
[0012] [專利文獻1]日本早期公開專利公布第3-58546號
[0013] [非專利文獻]
[0014] [非專利文獻 l]Tsutsumi, Koji, Takahashi, Yoshinori, Komaki, Masahiko, Tani guchi,Eiji, Shimozawa, Mitsuhiro, "A low noise multi-PFD PLL with timing shift circuit",Microwave Symposium Digest (MTT), 2012IEEE MTT-S International,On page(s):1-3


【發明內容】

[0015] 鑒于上述，期望具有利用簡單電路減小相位噪聲的PLL電路。
[0016] 根據本發明的至少一個實施例，PLL電路包括：分頻器，用于通過對振蕩信號進行 分頻而生成具有周期T/M (其中，Μ是大于或等于2的整數）的分頻信號；相位比較器，用于 通過對Μ個參考信號與分頻信號進行邏輯異或計算而生成相位比較結果，這Μ個參考信號 具有周期Τ并且各自順序地偏移了時間間隔Τ/2Μ ;環路濾波器，用于使用相位比較結果作 為輸入而生成電壓信號；以及壓控振蕩器，用于通過以根據電壓信號的頻率進行振蕩而生 成振蕩信號。
[0017] 根據本發明的至少一個實施例，PLL電路中的相位比較方法包括：生成具有周期Τ 并且各自順序地偏移了時間間隔Τ/2Μ的Μ個參考信號；通過對壓控振蕩器生成的振蕩信號 進行分頻而生成具有周期T/Μ的分頻信號；以及通過對Μ個參考信號與分頻信號進行異或 (X0R)邏輯計算而執行相位比較。
[0018] 根據本發明的至少一個實施例，PLL電路可以利用簡單電路減小相位噪聲。

【專利附圖】

【附圖說明】
[0019] 圖1是示出PLL電路中的典型相位噪聲特性的示意圖；
[0020] 圖2是示出根據實施例的PLL電路的配置的示例的示意圖；
[0021] 圖3是示出邏輯異或計算的狀態的時序圖；
[0022] 圖4是示出根據實施例的PLL電路的配置的另一示例的示意圖；
[0023] 圖5是示出邏輯異或計算的狀態的時序圖；
[0024] 圖6是示出根據實施例的PLL電路的一般配置的示例的示意圖；以及
[0025] 圖7是示出延遲電路的配置的示例的示意圖。

【具體實施方式】
[0026] 在以下，將參照附圖描述本發明的實施例。
[0027] 圖2是示出根據實施例的PLL電路的配置的示例的示意圖。圖2所示的PLL電路 包括參考振蕩器20、相位比較器21、環路濾波器22、VC023和分頻器24。注意，在圖2和以 下類似的圖中，功能塊的框與其它功能塊之間的邊界基本上指定功能邊界，這可能不一定 對應于物理位置邊界、電信號邊界、控制邏輯邊界等。電路或功能塊中的每一個均可以是在 一定程度上與其它塊在物理上分離的硬件模塊或者包括其它塊的功能的硬件模塊中的功 能。
[0028] 分頻器24對從VC023輸出的振蕩信號進行N分頻以生成分頻信號Div。相位比較 器21將來自參考振蕩器20的參考信號Ref 1的相位與分頻信號Div的相位進行比較，以輸 出表示相位比較結果的信號P〇ut2 (反映例如相位差的信號)。環路濾波器22計算表示相 位比較結果的信號P〇ut2的積分，并且將具有根據積分結果的電壓電平的電壓信號提供到 VC023。VC023以根據來自環路濾波器22的電壓信號的頻率進行振蕩。在VC023根據環路 濾波器22生成的電壓信號進行振蕩時，如果參考信號Ref 1與分頻信號Div之間的頻率差 為零，則電壓信號收斂于特定電壓，并且PLL電路轉變至鎖定狀態。
[0029] 如稍后將詳細描述的，分頻器24對來自VC023的振蕩信號進行分頻以生成具有周 期T/Μ的分頻信號Div。這里，Μ是大于或等于2的整數，在該示例中為2。另外，T是由參 考振蕩器20振蕩的參考信號Ref 1的周期。相位比較器21對參考信號Ref 1至Ref 2與分頻 信號Div進行邏輯異或計算以生成相位比較結果Pout2,其中，Μ (在該示例中為2)個參考 信號Ref 1至Ref2具有周期Τ并且各自順序地偏移了時間間隔Τ/2Μ (在該示例中為Τ/4)。 如上所述，環路濾波器22接收相位比較結果作為輸入以生成電壓信號。此外，VC023以根 據電壓信號的頻率進行振蕩以生成振蕩信號。
[0030] 相位比較器21包括延遲電路31、X0R (邏輯異或)電路32和X0R電路33。延遲電 路31通過延遲具有周期T的參考信號Refl而生成M-1個(在該示例中為1個）參考信號 Ref2。如圖2所示，相位比較器21包括串聯連接的Μ個(在該示例中為兩個)雙輸入X0R電 路。X0R電路當中的第一級處的X0R電路32對兩個參考信號Ref 1至Ref2和分頻信號Div 當中的任意兩個信號進行邏輯異或計算。在該示例中，對參考信號Ref 1和分頻信號Div進 行邏輯異或計算。除了第一級的X0R電路之外的X0R電路33對Μ個參考信號和分頻信號 中剩余的任意一個與前級的X0R電路32的輸出進行邏輯異或計算。在該示例中，對參考信 號Ref2與前級的X0R電路32的輸出Poutl進行邏輯異或計算。
[0031] 注意，如果具有值1的輸入位的數量是奇數，則M+1個輸入（M+1位)的邏輯異或計 算的結果是1，或者如果具有值1的輸入位的數量是偶數，則該結果是0。該邏輯異或計算可 以是利用（M+1)輸入X0R電路算出的，或者可以由串聯連接的Μ個雙輸入X0R電路來實現。 當如上配置時，可以向（Μ+1)個輸入端子中的任一個施加輸入信號中的任一個而不影響邏 輯異或計算的結果。因此，例如，可向X0R電路32的兩個輸入施加參考信號Ref 1至Ref2， 并且可向X0R電路33的兩個輸入施加 X0R電路32的輸出和分頻信號Div。
[0032] 圖3是示出邏輯異或計算的狀態的時序圖。通過對分頻信號Div和參考信號Ref 1 進行邏輯異或計算，獲得X0R電路32的輸出信號Poutl。此外，通過對X0R電路32的輸出 信號Poutl與參考信號Ref2進行邏輯異或計算，獲得X0R電路33的輸出信號Pout2。如在 圖3中可以看出，Μ個(在該示例中為兩個）參考信號Ref 1至Ref2具有周期T并且各自順 序地偏移了時間間隔T/2M (在該示例中為T/4)。作為相位比較結果的輸出信號Pout2是 表示分頻信號Div的上升沿或下降沿與相應參考信號Ref 1或Ref2的沿之間的每個相位差 的信號。即，相位差的大小對應于輸出信號P〇ut2的每個脈沖的脈沖寬度。
[0033] 注意，圖3所示的邏輯異或計算等同于對參考信號Refl至Ref2進行邏輯異或計 算、然后對以上邏輯異或的結果與分頻信號Div進行邏輯異或計算。通過對參考信號Refl 至Ref2進行邏輯異或計算，生成周期等于分頻信號Div的周期（T/2)、相位對應于參考信號 Refl至Ref2的相位并且頻率大兩倍的參考信號。而且，通過將邏輯異或計算應用于頻率大 兩倍的參考信號(周期T/2)和分頻信號Div (周期T/2)來獲得相位比較結果。
[0034] 在上述PLL電路中，參考信號Refl的周期和分頻信號Div的周期具有比率1:1/M。 艮P，與對于參考信號和分頻信號具有相同周期T的常見PLL電路相比，圖2中的PLL電路對 于分頻信號Div具有相對較小的周期(頻率相對較大)。即，與常見PLL電路相比，在圖2所 示的分頻器24中分頻比N較小。
[0035] 相位比較器的輸出信號包括相位比較器生成的相位噪聲，并且如以上公式（1)中 表示的，出現在PLL電路的輸出振蕩信號中的上述相位噪聲引起的相位噪聲與分頻比N的 平方成比例。因此，通過使得分頻比N更小，可以減小出現在PLL電路的輸出振蕩信號中的 相位噪聲。以下將對此進行詳細描述。在圖2所示的PLL電路中，可以通過放置多個（M個） (在該示例中為兩個）相位比較器而將分頻器24的分頻比減小到1/M。假設如上那樣將分 頻器24的分頻比減小到Ν0/Μ。一般地，反饋增益是利用具有分頻比N的分頻器而獲得的 1/N。因此，如果分頻比是Ν0/Μ，則反饋增益是Μ/Ν0,這比減小分頻比之前的增益1/N0大Μ 倍。如果反饋增益是Μ倍，則反饋量被放大Μ倍，并且對在反饋之后增加的噪聲的貢獻可以 限制于1/Μ。即，相位比較器噪聲對PLL相位噪聲的貢獻變為小了 1/Μ倍。
[0036] 注意，在相位比較器生成的相位噪聲中，由在輸出的最終級處的晶體管生成的熱 噪聲、散粒噪聲和閃變噪聲占主導。因此，與單級X0R電路相比，如果如圖2中的電路配置 中X0R電路在多個級中串聯連接，則相位比較器生成的相位噪聲幾乎不改變。因此，圖2中 的電路配置的相位噪聲減小效果是明顯顯著的。
[0037] 圖4是示出根據實施例的PLL電路的配置的另一示例的示意圖。在圖4中，以相 同或對應的附圖標記引用與圖2中的元件相同或對應的元件，并且相應地省略其描述。圖 4所示的PLL電路包括參考振蕩器20、相位比較器21Α、環路濾波器22、VC023和分頻器24。
[0038] 分頻器24對來自VC023的振蕩信號進行分頻以生成具有周期T/Μ的分頻信號 Div。這里，Μ是大于或等于二的整數，在該示例中為四。另外，T是由參考振蕩器20振蕩的 參考信號Refl的周期。相位比較器21Α對參考信號Refl至Ref4與分頻信號Div進行邏 輯異或計算以生成相位比較結果P〇ut4,其中，Μ個(在該示例中為四個）參考信號Ref 1至 Ref4具有周期T并且各自順序地偏移了時間間隔T/2M (在該示例中為T/8 )。
[0039] 相位比較器21A包括延遲電路31-1至31-3和X0R電路32至35。延遲電路31-1 至31-3通過分別以不同的延遲時間延遲具有周期T的參考信號Refl而生成M-1個(在該 示例中為三個)參考信號Ref2至Ref4。如圖4所示，相位比較器21A包括串聯連接的Μ個 (在該示例中為四個)雙輸入X0R電路。X0R電路當中的第一級處的X0R電路32對四個參考 信號Refl至Ref4和分頻信號Div當中的任意兩個信號進行邏輯異或計算。在該示例中， 對參考信號Refl和分頻信號Div進行邏輯異或計算。除了第一級的X0R電路之外的X0R 電路33至35中的每一個對Μ個參考信號和分頻信號中剩余的任意一個與前級的X0R電路 的輸出進行邏輯異或計算。在該示例中，對參考信號之一和前級的X0R電路的輸出進行邏 輯異或計算。
[0040] 注意，如果具有值1的輸入位的數量是奇數，則Μ+1個輸入（Μ+1位)的邏輯異或計 算的結果是1，而如果具有值1的輸入位的數量是偶數，則該結果是0。該邏輯異或計算可 以利用（Μ+1)輸入X0R電路來計算，或者可以利用串聯連接的Μ個雙輸入X0R電路來實現。 當如上配置時，可以向M+1個輸入端子中的任一個施加輸入信號中的任一個而不會影響邏 輯異或計算的結果。因此，例如，可向XOR電路32的兩個輸入施加參考信號Ref 1至Ref2。 在該情況下，可向XOR電路33和34的兩個輸入分別施加參考信號Ref3至Ref4和前級的 XOR電路的輸出，并且可向XOR電路35的兩個輸入施加 XOR電路34的輸出和分頻信號Div。
[0041] 圖5是示出邏輯異或計算的狀態的時序圖。通過對分頻信號Div與參考信號Ref 1 進行邏輯異或計算，獲得XOR電路32的輸出信號Poutl。此外，通過對XOR電路32的輸出 信號Poutl與參考信號Ref2進行邏輯異或計算，獲得X0R電路33的輸出信號Pout2。此 夕卜，通過對X0R電路33的輸出信號Pout2與參考信號Ref3進行邏輯異或計算，獲得X0R電 路34的輸出信號Pout3。最終，通過對X0R電路34的輸出信號Pout3與參考信號Ref4進 行邏輯異或計算，獲得X0R電路35的輸出信號Pout4。如在圖5中可以看出，Μ個(在該示 例中為四個）參考信號Refl至Ref4具有周期Τ并且各自順序地偏移了時間間隔Τ/2Μ (在 該示例中為T/8)。作為相位比較結果的輸出信號Pout4是表示分頻信號Div的上升沿或下 降沿與參考信號中的相應一個的沿之間的每個相位差的信號。即，相位差的大小對應于輸 出信號Pout4的每個脈沖的脈沖寬度。
[0042] 注意，圖5所示的邏輯異或計算等同于對參考信號Refl至Ref4進行邏輯異或計 算、然后對以上邏輯異或的結果與分頻信號Div進行邏輯異或計算。通過對參考信號Refl 至Ref4進行邏輯異或計算，生成周期等于分頻信號Div的周期（T/4)、相位對應于參考信號 Ref 1至Ref4的相位并且頻率是四倍大的參考信號。而且，通過將邏輯異或計算應用于具有 四倍大的頻率的參考信號(周期T/4)和分頻信號Div (周期T/4)來獲得相位比較結果。
[0043] 圖6是示出根據實施例的PLL電路的一般配置的示例的示意圖。在圖6中，以相 同或對應的附圖標記引用與圖2中的元件相同或對應的元件，并且相應地省略其描述。圖 6所示的PLL電路包括參考振蕩器20、相位比較器21B、環路濾波器22、VC023和分頻器24。
[0044] 分頻器24對來自VC023的振蕩信號進行分頻以生成具有周期T/Μ的分頻信號 Div。這里，Μ是大于或等于二的整數。另外，T是由參考振蕩器20振蕩的參考信號Refl的 周期。相位比較器21B對參考信號Ref 1至RefM與分頻信號Div進行邏輯異或計算以生成 相位比較結果PoutM，其中，Μ個參考信號Refl至RefM具有周期T并且各自順序地偏移了 時間間隔T/2M。
[0045] 相位比較器21B包括延遲電路31-1至31-M-1和X0R電路32-1至32-M。延遲電 路31-1至31-M-1通過分別以不同的延遲時間延遲具有周期T的參考信號Ref 1而生成M-1 個參考信號Ref2至RefM。如圖6所示，相位比較器21B包括串聯連接的Μ個雙輸入X0R電 路。X0R電路當中的第一級處的X0R電路32-1對Μ個參考信號Ref 1至RefM和分頻信號 Div當中的任意兩個信號進行邏輯異或計算。在該示例中，對參考信號Refl與分頻信號Div 進行邏輯異或計算。除第一級的X0R電路之外的X0R電路32-2至32-M中的每一個對Μ個 參考信號和分頻信號中剩余的任意一個與前級的X0R電路的輸出進行邏輯異或計算。在該 示例中對參考信號中的每一個與前級的X0R電路的輸出進行邏輯異或計算。
[0046] 圖7是示出延遲電路的配置的示例的示意圖。圖7所示的延遲電路可用在圖2、圖 4和圖6所示的相位比較器中。圖7所示的延遲電路包括反相器51至52、電阻元件53至 54、電容元件55至56和緩沖器57至58。反相器51在其輸出端子處生成對輸入信號進行 邏輯反相的輸出信號。根據輸出信號的電壓，電流流經電阻元件53和電容元件55,并且電 容元件55被充電或放電。電容元件55的充電或放電操作經由緩沖器57改變反相器52的 輸入信號電壓，并且如果超過反相器52的閾值電壓，則反相器52的輸出信號電壓改變。電 容兀件56類似地根據反相器52的輸出信號電壓的改變而被充電或放電。根據電阻兀件的 電阻值R和電容元件的電容值C來確定電容元件的端子之間的電壓的改變速度。根據電容 元件的端子之間的電壓的改變速度，確定信號從延遲電路的輸入端子傳播到輸出端子的延 遲時間。
[0047] 反相器51至52的特性可彼此等同，電阻元件53至54的電阻值可以是相同的，電 容元件55至56的電容值可以是相同的，并且緩沖器57至58的特性可彼此等同。這使得 可以基于基本上相同的延遲機制而將從反相器51輸出的反相信號的沿和從反相器52輸出 的非反相信號的沿相對于輸入參考信號延遲相同的延遲量。因此，基于基本上相同的延遲 機制而將輸入參考信號的上升沿和下降沿延遲相同的延遲量。為了在相位比較器中適當地 執行相位比較，需要將參考信號的占空比（duty)在延遲之前和之后維持為相同值。利用圖 7所示的電路配置，可以通過使用輸出邏輯與輸入邏輯反相的延遲元件(反相器）而將參考 信號的占空比在延遲之前和之后維持為相同值。
[0048] 另外，需要將參考信號正確地延遲期望的延遲時間(諸如圖3中的T/4或圖5中的 T/8)。為了對此進行實現，期望延遲時間是可調整的。在圖7所示的延遲電路的配置中，可 變電容兀件(變抗器)用于電容兀件55至56。通過改變施加于可變電容兀件55至56的控 制端子的變抗器控制電壓，可以改變可變電容元件55至56的電容值。這使得能夠實現期 望的延遲時間。
[0049] 注意，如從圖3和圖5可以看出，用于延遲參考信號的延遲量最大比參考信號的周 期T的一半小。與多個(M個)相位比較器被排列為使用相位順序地偏移了 T/Μ的Μ個參考 信號的上述傳統技術相比，可以利用本發明中公開的PLL電路使得用于對參考信號進行延 遲的延遲時間的長度減半。因此，對于在本發明中公開的PLL電路，可以使得延遲電路的電 路面積減半。另外，由于僅需要由X0R電路來進行邏輯異或計算，因此不需要配備用在傳統 技術中的SUM電路。
[0050] 以上詳細描述了實施例。此外，本發明不限于這些實施例，而是在不背離本發明的 范圍的情況下可進行各種變化和修改。
【權利要求】
1. 一種鎖相環電路，包括： 分頻器，用于通過對振蕩信號進行分頻而生成具有周期T/Μ的分頻信號，其中，Μ是大 于或等于2的整數； 相位比較器，用于通過對Μ個參考信號與所述分頻信號進行邏輯異或計算來生成相位 比較結果，所述Μ個參考信號具有周期Τ并且各自順序地偏移了時間間隔Τ/2Μ ; 環路濾波器，用于使用所述相位比較結果作為輸入來生成電壓信號；以及 壓控振蕩器，用于通過以根據所述電壓信號的頻率進行振蕩而生成所述振蕩信號。
2. 根據權利要求1所述的鎖相環電路，其中，所述相位比較器包括串聯連接的Μ個雙輸 入異或電路，所述異或電路中的第一級處的異或電路對所述Μ個參考信號和所述分頻信號 中的任意兩個進行邏輯異或計算，并且所述異或電路中的除所述第一級處的異或電路之外 的每個異或電路對所述Μ個參考信號和所述分頻信號中的一個與所述異或電路中的前級 的異或電路的輸出進行邏輯異或計算。
3. 根據權利要求1所述的鎖相環電路，其中，所述相位比較器包括延遲電路，所述延遲 電路用于通過將具有周期Τ的參考信號分別延遲不同的延遲時間來生成Μ-1個參考信號。
4. 根據權利要求3所述的鎖相環電路，其中，所述延遲電路的延遲量是可變的。
5. 根據權利要求4所述的鎖相環電路，其中，所述延遲電路包括輸出邏輯與輸入邏輯 反相的延遲元件。
6. -種鎖相環電路中的相位比較方法，所述方法包括： 生成具有周期Τ并且各自順序地偏移了時間間隔Τ/2Μ的Μ個參考信號； 通過對壓控振蕩器生成的振蕩信號進行分頻來生成具有周期T/Μ的分頻信號；以及 通過對所述Μ個參考信號與所述分頻信號進行邏輯異或計算來執行相位比較。
【文檔編號】H03L7/099GK104065377SQ201410096424
【公開日】2014年9月24日 申請日期:2014年3月14日 優先權日:2013年3月21日
【發明者】松村宏志 申請人:富士通株式會社