一種0.1～3GHz CMOS增益可調驅動功率放大器的制造方法
【專利摘要】本發明公開了一種0.1～3GHz?CMOS增益可調驅動功率放大器，包括輸入匹配電路、超寬帶驅動級放大電路，增益可調放大電路、超寬帶功率放大電路和輸出隔直電路，第一級超寬帶驅動級用于實現前級增益并保證整個電路的超寬帶輸入匹配；增益控制電路，用以控制寬帶射頻信號的功率增益的大小和良好的超寬帶級間匹配特性。第三級超寬帶驅動功率級用于保證整個電路較大的功率輸出和良好的寬帶輸出匹配特性。本發明采用三級堆疊結構結合補償電容電路，芯片面積小。整個電路中，采用器件的參數大小可以綜合整個電路增益、帶寬和輸出功率等各項指標后決定，從而實現在0.1～3GHz內增益可調、高線性度和較大的驅動功率。
【專利說明】—種0.1?3GHz CMOS增益可調驅動功率放大器
【技術領域】
[0001]本發明涉及互補型金屬氧化物半導體(CMOS)射頻功率放大器和集成電領域，特別是覆蓋面向行業專網頻段應用的一種超寬帶CMOS增益可調驅動功率放大器。
【背景技術】
[0002]手機、無繩電話、射頻標簽(RFID)、無線局域網(WLAN)等無線通信市場的快速發展，不斷推動射頻前端收發器向高集成、低功耗、結構緊湊、價格低廉的方向發展。越來越多的單片射頻收發通信系統采用價格低廉且相對成熟可靠的CMOS工藝設計實現，這就要求越來越多的通信系統子模塊在保證高性能的同時務必采用CMOS工藝進行設計，從而實現高度集成、成本低廉、性能可靠的單片射頻通信系統。
[0003]功率放大器(簡稱功放，英文縮寫PA)是無線發射器中必不可少的子模塊，也是整個發射機中耗能最多的部件，輸出功率一般比較大。驅動功率放大器則是末級功率放大器前端的重要模塊，當發射機末級混頻器輸出信號功率較小，同時末級功率放大器需要驅動功率信號又較大時，驅動功率放大器發揮了重要的作用。同時，為防止驅動功放增益過高而使得末級功率放大器過飽和，一般驅動功率放大器具有增益可調功能。
[0004]現代通信技術為了提高頻譜利用率，普遍采用同時調幅調相的技術，要求功放有很好的線性度；通信的移動特性要求功放的功率效率盡可能地高。由于擴頻技術及通信系統高速收發速率的需要，超寬帶射頻功率放大器和超寬帶增益可調射頻驅動功率放大器的需求越來越高。
[0005]目前CMOS增益可調射頻驅動功率放大器的設計難點在于超寬帶條件下實現高增益動態范圍，良好的平坦度，更小的芯片面積和更低的成本。堆疊式結構的晶體管縱向排列(series configuration),用以提高輸出電壓擺幅,最佳輸出負載阻抗也得到了提升,使輸出電路阻抗匹配更加容易實現，同時，輸入電路阻抗維持恒定，從而避免了輸入、輸出匹配網絡帶來的功率損耗，提高了電路的效率。但是，傳統的基于CMOS工藝的單級堆疊結構存在如下的問題:1)功率增益較低2)超寬帶輸入匹配難度較大3)高頻增益衰退嚴重。同時，堆疊式結構的功率放大器無法實現增益控制功能。
[0006]目前，頻率在0.1?1.2GHz范圍內的寬帶無線接入設備主要用于行業專網，但是行業專網的頻點和帶寬種類繁多，標準不統一。同時覆蓋1.2GHz?5GHz用于商用及民用領域的通信系統種類更多。為了降低設計成本，提高電路通用性，超寬帶功率放大器的需求越來越迫切，從而針對超寬帶增益可調驅動功率放大器的需求也隨之升溫。然而，目前覆蓋行業專網頻段所用的射頻前端芯片多數被國外公司所壟斷，超寬帶功率放大器電路(包括增益可調驅動功率放大器)也亦如此。行業專網核心器件應用國外芯片還存在諸多問題。
[0007]相對于其它無線收發組件，大功率、高線性、高效率是功率放大器的基本設計要求。目前很多商用功放使用GaAs器件，但是，GaAs器件比CMOS Si器件造價高，且混合工藝做成的系統體積比較大，而流行的片上系統要求功放能和其它射頻前端組件、基帶電路、DSP電路等用主流的CMOS工藝集成在同一芯片上，以減小體積、降低造價、增加系統可靠性。由于它的低成本、小面積、高集成度以及低功耗等優點，CMOS技術在超寬帶功率放大器領域越來越受到人們的關注。在CMOS射頻前端中，低噪聲放大器、混頻器、濾波器、放大器的研究和設計比較成熟，而寬帶、高效率、高線性的深亞微米CMOS射頻功率放大器仍然是CMOS片上系統最難實現的組件之一。
[0008]常見的增益可調驅動功率放大器的電路基本結構有很多，如增益可調共源極放大器等，要想同時滿足各項參數的要求十分困難。
[0009]目前基于CMOS工藝的增益可調驅動功率放大器設計難點如下:
[0010]1.超寬帶下的傳統方法的芯片面積較大；
[0011]2.超寬帶下的輸入、輸出匹配電路的難點加大；
[0012]3.超寬帶條件下的可調增益平坦度難度較大。
【發明內容】
[0013]針對上述現有技術，本發明提供一種0.1?3GHz CMOS增益可調驅動功率放大器，是一種覆蓋面向行業專網應用頻段0.1?1.2GHz的超寬帶增益可調驅動功率放大器電路結構，其設計頻段可達0.1?3GHz，使其具有增益可調功能、良好的輸入輸出匹配特性、芯片面積小且成本低。
[0014]為了解決上述技術問題，本發明一種0.1?3GHz CMOS增益可調驅動功率放大器，采用三級堆疊結構和電容補償電路予以實現，其技術方案是:包括輸入匹配電路、超寬帶驅動級放大電路，增益可調放大電路、超寬帶功率放大電路和輸出隔直電路，所述超寬帶驅動級放大電路，增益可調放大電路和超寬帶功率放大電路均為有源二端口放大網絡；所述輸入匹配電路由輸入端片外隔直電容、匹配電阻、反饋電阻和隔直耦合電容構成；所述輸出隔直電路由隔直耦合電容構成；所述超寬帶驅動放大電路包括四個NMOS管，一個電流偏置電路和輸入片外隔直電容；四個NMOS晶體管按照源極連接漏極的方式順次串接，四個NMOS晶體管的柵極偏置采用五個電阻構成的多級電阻分壓式結構，每個NMOS晶體管的柵極連接到相應的電阻分壓節點上，最下方的NMOS晶體管的柵極作為交流信號輸入，最上方的NMOS晶體管的漏極作為交流信號輸出；輸入NMOS晶體管的輸入電路采取串聯匹配電阻和電容的方式進行匹配，同時采用一個反饋電阻將輸入NMOS晶體管的串聯匹配電阻和電容間的節點與輸出晶體管的漏極相連接；輸出晶體管的漏極接片外大電感，電感另一端接電源VDD ;超寬帶驅動放大器，除最下方的輸入NMOS晶體管外，其余三個NMOS晶體管的柵極偏置節點均分別連接一柵極補償電容，補償電容另一端接地，共三個；除最下方的輸入NMOS晶體管外，其余三個NMOS晶體管漏極和源極間均分別連接一漏源補償電容，共三個；所述增益可調放大電路，采用兩個NOMS晶體管，按照共源、共柵方式進行功率放大，同時共柵極放大器柵極偏置電壓為增益控制信號，增益控制電壓大小的變化，控制整個三級驅動功放的增益；所述超寬帶功率放大電路采用與超寬帶驅動放大電路基本相同，包括四個NMOS管，一個電流偏置電路和輸入片外隔直電容；四個NMOS晶體管按照源極連接漏極的方式順次串接，四個NMOS晶體管的柵極偏置采用五個電阻構成的多級電阻分壓式結構，每個NMOS晶體管的柵極連接到相應的電阻分壓節點上，最下方的NMOS晶體管的柵極作為交流信號輸入，最上方的NMOS晶體管的漏極作為交流信號輸出；輸入NMOS晶體管的輸入電路采取串聯匹配電阻和電容的方式進行匹配，同時采用一個反饋電阻將輸入NMOS晶體管的串聯匹配電阻和電容間的節點與輸出晶體管的漏極相連接；輸出晶體管的漏極接片外大電感，電感另一端接電源VDD ;超寬帶驅動放大器，除最下方的輸入NMOS晶體管外，其余三個NMOS晶體管的柵極偏置節點均分別連接一柵極補償電容，補償電容另一端接地，共三個；除最下方的輸入NMOS晶體管外，其余三個NMOS晶體管漏極和源極間均分別連接一漏源補償電容，共三個；其不同在于，第三級的電路的超寬帶輸入電路匹配結構先接隔直耦合電容后接匹配電阻；所述超寬帶驅動級放大電路和所述超寬帶功率放大電路的漏極電壓分別通過兩個片外電感連接直流偏壓VDD。
[0015]與現有技術相比，本發明的有益效果是:采用電阻分壓式堆疊結構與電容補償電路，可以大大的節省芯片的面積，同時實現良好的寬帶特性與增益平坦度，避免了 CMOS工藝的低擊穿電壓特性，提高電路的穩定性與可靠性。
[0016]本發明一種0.1?3GHz CMOS增益可調驅動功率放大器采用雙級超寬帶CMOS射頻功率放大器結構與以往的基于CMOS工藝的增益可調射頻驅動功率放大器的結構的不同之處在于:
[0017](I)整體架構中，第一級與第三極采用堆疊結構，提高了功率增益，第二級為增益控制電路，提高了動態增益控制范圍；
[0018](2)第一級與第三級輸入電路均采用電阻負反饋結構，改善了第一級功放的輸入電路匹配及第三極與第二級的級間電路超寬帶匹配特性；
[0019](3)第一、第三級堆疊結構采用Universal high voltage FET形式進行高頻增益補償，提高了高頻功率增益，進而擴大了超寬帶功率放大器的工作帶寬。
【專利附圖】
【附圖說明】
[0020]圖1是本發明一種0.1?3GHz CMOS增益可調驅動功率放大器原理方框圖；
[0021]圖2是本發明一種0.1?3GHz CMOS增益可調驅動功率放大器實施的電路原理圖。
【具體實施方式】
[0022]本發明一種0.1?3GHz CMOS增益可調驅動功率放大器是一種三級的增益可調四階堆疊結構電容補償型放大器，采用CMOS工藝進行設計。
[0023]包括輸入匹配電路、超寬帶驅動級放大電路，增益可調放大電路、超寬帶功率放大電路和輸出隔直電路，所述超寬帶驅動級放大電路，增益可調放大電路和超寬帶功率放大電路均為有源二端口放大網絡；所述輸入匹配電路由輸入端片外隔直電容、匹配電阻、反饋電阻和隔直耦合電容構成；所述輸出隔直電路由隔直耦合電容構成。
[0024]其中，電路的第一級為超寬帶驅動級，用于實現其放大器的超寬帶驅動功率增益，并保證整個電路的超寬帶Sll參數匹配；第二級為增益可調放大級，用于實現高增益可調動態范圍；第三級為超寬帶驅動級，用于保證整個電路的超寬帶功率輸出和良好的超寬帶S22參數匹配。并且，三級均為有源二端口放大網絡。
[0025]作為第一級的超寬帶驅動放大電路，包括四個NMOS管，一個電流偏置電路和輸入片外隔直電容；四個NMOS晶體管按照源極連接漏極的方式順次串接，四個NMOS晶體管的柵極偏置采用五個電阻構成的多級電阻分壓式結構，每個NMOS晶體管的柵極連接到相應的電阻分壓節點上，最下方的NMOS晶體管的柵極作為交流信號輸入，最上方的NMOS晶體管的漏極作為交流信號輸出；輸入NMOS晶體管的輸入電路米取串聯匹配電阻和電容的方式進行匹配，同時采用一個反饋電阻將輸入NMOS晶體管的串聯匹配電阻和電容間的節點與輸出晶體管的漏極相連接；輸出晶體管的漏極接片外大電感，電感另一端接電源VDD ;該超寬帶驅動放大電路中，除最下方的輸入NMOS晶體管外，其余三個NMOS晶體管的柵極偏置節點均分別連接一柵極補償電容，補償電容另一端接地，共三個；除最下方的輸入NMOS晶體管夕卜，其余三個NMOS晶體管漏極和源極間均分別連接一漏源補償電容，共三個。
[0026]作為第二級的增益可調放大電路，采用兩個NOMS晶體管，按照共源、共柵方式進行功率放大，同時共柵極放大器柵極偏置電壓為增益控制信號，增益控制電壓大小的變化，控制整個三級驅動功放的增益。
[0027]作為第三級的所述超寬帶功率放大電路采用與第一極的超寬帶驅動放大電路相同的偏置結構和基本放大結構，所述超寬帶功率放大電路包括四個NMOS管，一個電流偏置電路和輸入片外隔直電容；四個NMOS晶體管按照源極連接漏極的方式順次串接，四個NMOS晶體管的柵極偏置采用五個電阻構成的多級電阻分壓式結構，每個NMOS晶體管的柵極連接到相應的電阻分壓節點上，最下方的NMOS晶體管的柵極作為交流信號輸入，最上方的NMOS晶體管的漏極作為交流信號輸出；輸入NMOS晶體管的輸入電路采取串聯匹配電阻和電容的方式進行匹配，同時采用一個反饋電阻將輸入NMOS晶體管的串聯匹配電阻和電容間的節點與輸出晶體管的漏極相連接；輸出晶體管的漏極接片外大電感，電感另一端接電源VDD ;超寬帶驅動放大器，除最下方的輸入NMOS晶體管外，其余三個NMOS晶體管的柵極偏置節點均分別連接一柵極補償電容，補償電容另一端接地，共三個；除最下方的輸入NMOS晶體管外，其余三個NMOS晶體管漏極和源極間均分別連接一漏源補償電容，共三個；第三級的所述超寬帶功率放大電路與第一極的超寬帶驅動放大電路不同的是，第三級的所述超寬帶功率放大電路的超寬帶輸入電路匹配結構先接隔直耦合電容后接匹配電阻。
[0028]所述超寬帶驅動級放大電路和所述超寬帶功率放大電路的漏極電壓分別通過兩個片外電感連接直流偏壓VDD，電感至少為ΙΟΟηΗ。
[0029]在本發明一種0.1?3GHz CMOS增益可調驅動功率放大器中的整個三級的增益可調四階堆疊結構電容補償型放大器中，NMOS管的尺寸和其他直流饋電電阻、補償電容、反饋電阻的大小是綜合考慮的整個電路的可調增益范圍、帶寬和輸出功率等各項指標后決定的。通過后期的版圖設計與合理布局，可以更好地實現所要求的各項指標，實現在0.1?3GHz的寬帶條件下的增益可調功率放大、良好的輸入輸出匹配特性、芯片面積小且成本低。與采用變壓器的分布式超寬帶功放結構相比，多級電阻分壓式結構可以大大節省芯片的面積。
[0030]下面結合附圖對本發明電路作進一步詳細的說明。
[0031 ] 如圖1所示，本發明的超寬帶CMOS增益可調驅動射頻功率放大器采用的是三級的放大結構。第一級為超寬帶驅動級，用于實現電路的超寬帶增益；第二級為增益可調放大級，用于實現高增益可調動態范圍；第三級為超寬帶功率輸出級，可以保證整個電路較大的超寬帶功率輸出，實現射頻信號的最終放大。整個電路VDD可統一采用3.3V或5V的直流電源供電，Vcc控制電壓范圍-3.3?3.3V。
[0032]圖2為基于圖1所示的CMOS工藝下的具體實施電路圖。
[0033]射頻輸入信號通過輸入端Vin進入電路，通過匹配電阻R1，隔直耦合電容Cml，從晶體管M4柵極進入第一級驅動功率級，經過功率放大后，從晶體管Ml的漏極輸出，經過隔直耦合電容Cm2和串聯匹配電阻R14，從晶體管M8的柵極進入第二級功率放大級，經過功率放大后從晶體管M5的漏極輸出，通過隔直耦合電容Cout到達輸出端，完成功率放大。
[0034]三級增益可調功率放大器的第一級放大器結構的【具體實施方式】為:[0035](I)由M1、M2、M3、M4四個晶體管串聯相接，即晶體管Ml的源極連接M2的漏極，M2的源極連接M3的漏極，M3的源極連接M4的漏極，M4的源極接地，該串聯相接結構的交流輸入信號從M4的柵極流入，到Ml的漏極流出。
[0036](2) R3，R4，R5，R6，R7串聯分壓結構為每個晶體管的柵極提供電阻分壓式偏壓，同時，R3為電阻式負反饋，為Ml的漏極和柵極間形成反饋通路，從而改善電路的帶寬等指標。
[0037](3)由M1、M2、M3、M4晶體管的柵極電容Cgs及額外的柵極補償電容Cl，C2，C3，進行容性電壓分配。Cl，C2, C3的取值經過精確的分析計算，可以使得Ml、M2、M3、M4每個晶體管的漏源電壓Vds、柵源電壓Vgs、漏柵電壓Vdg實現相位同步，從而實現了 Ml、M2、M3、M4晶體管的交流信號的同步疊加，因此，每個M1、M2、M3、M4晶體管的交流小信號疊加為Ml到M4串聯結構整體的交流大信號。簡言之，M1、M2、M3、M4每個晶體管的交流小信號串聯到一起，由于相位同步，小信號疊加為大信號。因為Ml到M4的串聯結構電壓擺幅加大(單個晶體管的4倍)，串聯電流不變(Ml到M4串聯結構，假設流過的電流不變時)，所以該結構可以工作于大電壓擺幅及大功率信號下(單個晶體管的4倍)。由于該結構可以工作于大的電壓擺幅特性，因此可以突破常規CMOS工藝的擊穿電壓的限制。
[0038](4)C4、C5、C6構成漏源補償電容，C4連接于Ml的漏源兩端，C5連接于M2的漏源兩端，C6連接于M3的漏源兩端,用以平衡Ml到M4串聯結構的高頻柵極泄漏(gateleakage),從而保證該電路結構在高頻時(<6GHz)也可以正常工作。因為，頻率較低時(<3GHz)，Ml、M2、M3、M4晶體管的相位一致性較好；高頻時(>3GHz)，Ml、M2、M3、M4晶體管間的相位一致性敏感度變高，柵極補償電容Cl，C2，C3產生輕微的柵極泄漏就可以使得Ml、M2、M3、M4晶體管的相位一致性受到破壞，交流小信號疊加時功率損耗加大，降低功率增益。通過漏源補償電容C4、C5、C6產生漏源交流反饋，可以平衡柵極泄漏，具體為C4平衡Cl造成的高頻柵極泄漏，C5平衡C2造成的高頻柵極泄漏，C6平衡C3造成的高頻柵極泄漏，從而實現了晶體管的相位平衡，保證了 Ml到M4串聯結構的高頻增益。
[0039](5)由于Ml到M4串聯結構的功率大小不變，電壓偏置為單個晶體管的4倍，電流不變，因此，該串聯結構的輸出最佳負載阻抗為單個晶體管輸出最佳負載阻抗的4倍。一般來說，單管功率放大器的輸出最佳負載阻抗為低阻抗(例如12歐姆)，需要額外的阻抗匹配結構進行輸出電路的50歐姆匹配設計。采用Ml到M4串聯結構的功率放大器的最佳輸出負載阻抗為單管的4倍(12歐姆*4 ^ 50歐姆)，更加接近于50歐姆，因此不需要額外的匹配電路，就可以實現較好的超寬帶的輸出電路阻抗匹配。
[0040](6 )輸入電路部分采用反饋電阻R2、匹配電阻Rl和隔直耦合電容Cml，實現輸入電路結構的寬帶匹配。常規的RLC匹配中需要采用電感，但是片上電感面積較大，為了實現面積的小型化，避免采用電感進行匹配設計。
[0041]三級增益可調功率放大器第二級放大器，為增益可調放大器，【具體實施方式】為:
[0042]由M9、MlO兩個晶體管采用共源、共柵放大器形式串聯相接，即晶體管MlO的源極連接M9的漏極，M9的源極接地，第一級輸出信號通過M9的柵極后，在共源、共柵放大器的放大作用下，進入到MlO漏極，作為第二級增益可調放大器的輸出。MlO的漏極通過一個直流饋電電阻R15與第一級的直流饋電網絡相連，為整個第二級提供漏極饋電。MlO的柵極連接外部的增益控制信號Vcc，通過Vcc電壓的大小不同，控制MlO共柵放大器的功率增益，進而實現整個驅動功放模塊的增益可調功能。
[0043]三級增益可調功率放大器第三級放大器，采用與第一級類似的結構，【具體實施方式】為:
[0044](I)由M5、M6、M7、M8四個晶體管串聯相接，即晶體管M5的源極連接M6的漏極，M6的源極連接M7的漏極，M7的源極連接M8的漏極，M8的源極接地，該串聯相接結構的交流輸入信號從M8的柵極流入，到M5的漏極流出。
[0045](2)R8，R9，R10，R11，R12串聯分壓結構為每個晶體管的柵極提供電阻分壓式偏壓，同時，R8為電阻式負反饋，為M5的漏極和柵極間形成反饋通路。
[0046](3)由M5、M6、M7、M8晶體管的柵極電容Cgs及額外的柵極補償電容C7，C8，C9，進行容性電壓分配。
[0047](4) CIO、C11、C12構成漏源補償電容，ClO連接于M5的漏源兩端，Cll連接于M6的漏源兩端，C12連接于M7的漏源兩端，用以平衡M5到M8串聯結構的高頻柵極泄漏。
[0048](5)同前級類似，后級輸出電路不需要額外的匹配電路，就可以實現較好的超寬帶的輸出電路阻抗匹配。后級的輸入電路部分采用反饋電阻R13、匹配電阻R14和隔直耦合電容Cm2，實現后級輸入電路結構的級間寬帶匹配。
[0049]兩級放大器的漏極電壓通過片外大電感LI和L2連接直流偏壓VDD，整體雙級功放的片外輸入隔直稱合電容為Cin,片外輸出隔直稱合電容為Cout。
[0050]通過調整Ml到M8晶體管的尺寸大小，偏置及反饋電阻Rl到R14的電阻值大小，補償電容Cl到C12的大小，以及增益控制電路的M9和MlO的晶體管的尺寸，直流饋電電阻R15的大小。可以使整個電路在0.1?3GHz超寬帶頻段內具有增益可調功能、良好的輸入及輸出匹配特性、芯片面積小且成本低。
[0051]盡管上面結合圖對本發明進行了描述，但是本發明并不局限于上述的【具體實施方式】，上述的【具體實施方式】僅僅是示意性的，而不是限制性的，本領域的普通技術人員在本發明的啟示下，在不脫離本發明宗旨的情況下，還可以作出很多變形，這些均屬于本發明的保護之內。
【權利要求】
1.一種0.1?3GHz CMOS增益可調驅動功率放大器，其特征在于，包括輸入匹配電路、超寬帶驅動級放大電路，增益可調放大電路、超寬帶功率放大電路和輸出隔直電路，所述超寬帶驅動級放大電路，增益可調放大電路和超寬帶功率放大電路均為有源二端口放大網絡； 所述輸入匹配電路由輸入端片外隔直電容、匹配電阻、反饋電阻和隔直耦合電容構成； 所述輸出隔直電路由隔直耦合電容構成； 所述超寬帶驅動放大電路包括四個NMOS管，一個電流偏置電路和輸入片外隔直電容；四個NMOS晶體管按照源極連接漏極的方式順次串接，四個NMOS晶體管的柵極偏置采用五個電阻構成的多級電阻分壓式結構，每個NMOS晶體管的柵極連接到相應的電阻分壓節點上，最下方的NMOS晶體管的柵極作為交流信號輸入，最上方的NMOS晶體管的漏極作為交流信號輸出；輸入NMOS晶體管的輸入電路米取串聯匹配電阻和電容的方式進行匹配，同時米用一個反饋電阻將輸入NMOS晶體管的串聯匹配電阻和電容間的節點與輸出晶體管的漏極相連接；輸出晶體管的漏極接片外大電感，電感另一端接電源VDD ;超寬帶驅動放大器，除最下方的輸入NMOS晶體管外，其余三個NMOS晶體管的柵極偏置節點均分別連接一柵極補償電容，補償電容另一端接地；除最下方的輸入NMOS晶體管外，其余三個NMOS晶體管的漏極和源極間均分別連接一漏源補償電容； 所述增益可調放大電路，采用兩個NOMS晶體管，按照共源、共柵方式進行功率放大，同時共柵極放大器柵極偏置電壓為增益控制信號，增益控制電壓大小的變化，控制整個三級驅動功放的增益； 所述超寬帶功率放大電路包括四個NMOS管，一個電流偏置電路和輸入片外隔直電容；四個NMOS晶體管按照源極連接漏極的方式順次串接，四個NMOS晶體管的柵極偏置采用五個電阻構成的多級電阻分壓式結構，每個NMOS晶體管的柵極連接到相應的電阻分壓節點上，最下方的NMOS晶體管的柵極作為交流信號輸入，最上方的NMOS晶體管的漏極作為交流信號輸出；輸入NMOS晶體管的輸入電路米取串聯匹配電阻和電容的方式進行匹配，同時米用一個反饋電阻將輸入NMOS晶體管的串聯匹配電阻和電容間的節點與輸出晶體管的漏極相連接；輸出晶體管的漏極接片外大電感，電感另一端接電源VDD ;超寬帶驅動放大器，除最下方的輸入NMOS晶體管外，其余三個NMOS晶體管的柵極偏置節點均分別連接一柵極補償電容，補償電容另一端接地；除最下方的輸入NMOS晶體管外，其余三個NMOS晶體管的漏極和源極間均分別連接一漏源補償電容；第三級的電路的超寬帶輸入電路匹配結構先接隔直耦合電容后接匹配電阻； 所述超寬帶驅動級放大電路和所述超寬帶功率放大電路的漏極電壓分別通過兩個片外電感連接直流偏壓VDD，電感至少為ΙΟΟηΗ。
【文檔編號】H03F3/20GK103746665SQ201310488079
【公開日】2014年4月23日 申請日期:2013年10月17日 優先權日:2013年10月17日
【發明者】馬建國, 鄔海峰, 王立果, 周鵬, 王建利 申請人:天津大學