壓控振蕩器的制造方法
【專利摘要】本發明公開了一種壓控振蕩器包括控制電壓增益電路和環形振蕩電路；控制電壓增益電路包括由共源連接第一NMOS管和共源共柵電流鏡電路，第一NMOS管的源極通過第一電阻接地并實現源極負反饋。共源共柵電流鏡電路輸出控制電壓放大信號并輸入到環形振蕩電路的控制端并用于控制環形振蕩電路的輸出頻率。本發明能提高電路的線性度并降低電路的功耗，能提高時鐘信號的質量并為系統穩定提供保障。
【專利說明】壓控振蕩器

【技術領域】
[0001] 本發明涉及一種半導體集成電路，特別是涉及一種壓控振蕩器（VC0)。

【背景技術】
[0002] VC0與鎖相環技術雖然已提出近100年，在電子系統中應用廣泛，同時對性能的要 求也越來越高。現在的PLL芯片向著頻率高、頻帶寬、集成度大、功耗低、價格低廉、功能強 大等方向發展，其中核心單元VC0的設計至關重要，目前VC0設計所面臨的主要問題有調節 范圍的限制：在極端的工藝和溫度變化下一些CMOS振蕩器的中心頻率可能變化到兩倍，調 節范圍的限制可能使其功能喪失。調節線性度：非線性使得鎖相環的穩定性退化但是隨著 工作頻率越來越高。功耗過大嚴重影響其使用范圍。所以如何設計出高性能VC0電路時保 證系統穩定需要解決的主要問題。
[0003] 鎖相環是具有非線性的反饋系統。然而，通過線性分析可以對其基本的操作做出 很好的近似。在這樣的分析中，Laplace變換是一個很有用的工具。傳輸函數的相關概念， 即描述一個線性電路的輸入端和輸出端在S域的關系，被用于分析PLL的開環和閉環特性。 如圖1所示，為一個簡化的鎖相環的S域示意圖。模塊101為鑒頻鑒相器（phase-frequency detectors，PFD)和電荷泵合并模塊，由傳輸參數K PFD表示，傳輸參數KPFD等于IeP/2 π，Icp 也即為圖1中的lout (s)。二階環路濾波器形成的低通濾波器的阻抗由表示。模塊 103表示壓控振蕩器（VC0)，其轉換增益Κνα)表示對于調諧電壓Vcont (s)頻率的敏感度。 預分頻電路104和低頻分頻器105分別用于分頻，預分頻電路104和低頻分頻器105分頻 比例分別由P和N表示，模塊103輸出頻率信號Fout，預分頻電路104輸出頻率信號Fout/ P，低頻分頻器105輸出頻率信號F bdt。上述綜合器即鎖相環的開環傳輸函數可以定義成：

【權利要求】
1. 一種壓控振蕩器，其特征在于：壓控振蕩器包括控制電壓增益電路和環形振蕩電 路； 控制電壓增益電路包括： 第一 NMOS管，所述第一 NMOS管的柵極連接輸入的控制電壓，所述第一 NMOS管的源極 通過第一電阻接地，所述第一 NMOS管的漏極連接共源共柵電流鏡電路； 所述共源共柵電流鏡電路包括第一 PMOS管、第二PMOS管、第三PMOS管和第四PMOS管， 所述第一 NMOS管的漏極、所述第一 PMOS管的漏極、所述第三PMOS管和所述第四PMOS管的 柵極連接在一起，所述第一 PMOS管和所述第二PMOS管的柵極都接同一偏置電壓，所述第一 PMOS管的源極和所述第三PMOS管的漏極連接，所述第二PMOS管的源極和所述第四PMOS管 的漏極連接，所述第三PMOS管和所述第四PMOS管的源極都接電源電壓，所述第二PMOS管 的漏極輸出控制電壓放大信號； 所述控制電壓放大信號輸入到所述環形振蕩電路的控制端并用于控制所述環形振蕩 電路的輸出頻率。
2. 如權利要求1所述的壓控振蕩器，其特征在于：所述偏置電壓由第一偏置電路提供， 所述第一偏置電路包括：第二NMOS管、第三NMOS管、第五PMOS管和第六PMOS管，所述第二 NMOS管的源極接地，所述第三NMOS管的源極連接所述第二NMOS管的漏極和柵極，所述第五 PMOS管的柵極和漏極以及所述第七PMOS管的柵極和漏極連接在一起且作為所述偏置電壓 的輸出端，所述第五PMOS管的源極連接所述第六PMOS管的漏極和柵極，所述第六PMOS管 的源極接電源電壓。
3. 如權利要求1所述的壓控振蕩器，其特征在于：所述環形振蕩電路由三級全差分反 相器延時單元首尾相連形成； 各級所述全差分反相器延時單元包括正相輸入端、反相輸入端、正相輸出端、反相輸出 端和控制端，各級所述全差分反相器延時單元的正相輸入端連接上一級所述全差分反相器 延時單元的正相輸出端，各級所述全差分反相器延時單元的反相輸入端連接上一級所述全 差分反相器延時單元的反相輸出端，各級所述全差分反相器延時單元的正相輸出端連接到 下一級所述全差分反相器延時單元的正相輸出端，各級所述全差分反相器延時單元的反相 輸出端連接到下一級所述全差分反相器延時單元的反相輸出端； 各級所述全差分反相器延時單元的控制端都連接所述控制電壓放大信號。
4. 如權利要求3所述的壓控振蕩器，其特征在于：所述環形振蕩電路還包括六個反相 器，各級所述全差分反相器延時單元的正相輸出端和反相輸出端分別通過一反相器輸出一 時鐘信號。
5. 如權利要求3或4所述的壓控振蕩器，其特征在于：各級所述全差分反相器延時單 元都分別包括： 由第四NMOS管和第七PMOS管組成的第一反相電路，所述第四NMOS管和所述第七PMOS 管的柵極連接在一起作為反相輸入端，所述第四NMOS管和所述第七PMOS管的漏極連接在 一起作為反相輸出端； 由第五NMOS管和第八PMOS管組成的第二反相電路，所述第五NMOS管和所述第七PMOS 管的柵極連接在一起作為正相輸入端，所述第五NMOS管和所述第八PMOS管的漏極連接在 一起作為正相輸出端； 所述第七PMOS管和所述第八PMOS管的源極都接所述控制電壓放大信號，所述第四 NM0S管和所述第五NM0S管的源極都接地； 第六NM0S管和第七NM0S管，所述第六NM0S管和所述第七NM0S管的源極接地，所述第 六NM0S管的漏極、所述第七NM0S管的柵極都和所述反相輸出端連接，所述第七NM0S管的 漏極、所述第六NM0S管的柵極都和所述正相輸出端連接。
6. 如權利要求5所述的壓控振蕩器，其特征在于：各級所述全差分反相器延時單元還 分別包括： 第八NM0S管，所述第八NM0S管的源極連接所述第四NM0S管的源極，所述第八NM0S管 的柵極、漏極和源極連接在一起； 第九NM0S管，所述第九NM0S管的源極連接所述第五NM0S管的源極，所述第九NM0S管 的柵極、漏極和源極連接在一起； 第九PMOS管，所述第九PMOS管的源極連接所述第七PMOS管和所述第八PMOS管的源 極，所述第九PMOS管的柵極、漏極和源極連接在一起。
7. 如權利要求1所述的壓控振蕩器，其特征在于：所述壓控振蕩器的輸出的時鐘信號 輸入到USB2. 0接口電路中并為所述USB2. 0接口電路提供時鐘信號。
8. 如權利要求7所述的壓控振蕩器，其特征在于：所述壓控振蕩器為所述USB2. 0接口 電路提供時鐘信號的頻率為480MHz。
【文檔編號】H03L7/099GK104242923SQ201310233941
【公開日】2014年12月24日 申請日期:2013年6月13日 優先權日:2013年6月13日
【發明者】楊光華, 王旭, 朱紅衛 申請人:上海華虹宏力半導體制造有限公司