專利名稱：采用分時復用模數轉換器的數字功率因數校正控制器的制作方法
技術領域：
本發明涉及一種采用分時復用模數轉換器的數字功率因數校正控制器，屬于集成電路設計，隸屬電子技術領域。
背景技術：
功率因數校正控制器可以減小開關電源等電力電子裝置對電網產生的諧波污染， 以保證電網質量、提高電網的可靠性，并且隨著世界能源危機的不斷加深，各國對用電設備的功率因素考核相關規定正日趨嚴格，對功率因數要求變高，應用功率因數校正控制器的場合也將擴大。
由于數字功率因數校正控制器可以顯著降低成本，簡化設計，提高精度，并且可以實現各種復雜的算法，對外部條件變化的敏感度也較低。基于以上優勢，數字功率因數校正控制器正在成為人們關注的另一個研究熱點。
通常在數字功率因數校正控制器的設計中，需要對多路信號(輸入電壓、輸入電流和輸出電壓)進行采樣，并將其轉換為數字量。現有的解決方案是使用多個模數轉換器對各路信號進行轉換。而事實上，多個模數轉換器在一個控制處理周期內并不是持續工作的，沒有充分發揮作用。發明內容
本發明提供了一種采用分時復用模數轉換器的數字功率因數校正控制器，對一個模數轉換器采用分時復用取代現有數字功率因數校正控制器中的三個模數轉換器，可以有效減小芯片面積，降低功耗，并且降低功率因數校正控制器的設計復雜度。簡化了數字功率因數校正控制器的電路結構。
本發明采用的技術方案為一種采用分時復用模數轉換器的數字功率因數校正控制器，設有模數轉換電路、補償算法邏輯電路、脈寬調制器電路和功率因數校正基本拓撲電路，其特征是模數轉換電路包括分頻器、狀態機、計數器、譯碼器、與門、SR鎖存器、A/D轉換電路、減法器、第一、第二、第三3個傳輸門以及由第一、第二、第三3個相同的D觸發器依次串聯構成的第一、第二、第三3個移位寄存器，前一級D觸發器的同相輸出端與后一級D 觸發器的D輸入端相連；分頻器的輸入端與外部時鐘連接，分頻器設有第一、第二、第三、第四及第五5個輸出端，分頻器的第一輸出端與狀態機的時鐘端相連，第二輸出端與SR鎖存器的置位端相連，第三輸出端與A/D轉換電路的時鐘端連接，第四輸出端與補償算法邏輯電路的時鐘端連接，第五輸出端與脈寬調制器電路的時鐘端相連；狀態機的輸出端產生時鐘標志信號分別與計數器的時鐘端及第一、第二、第三3個移位寄存器的時鐘端連接；計數器的一個輸出端分別連接譯碼器及與門的一個輸入端，計數器的另一個輸出端分別連接譯碼器及與門的另一個輸入端；譯碼器設有3個輸出端，分別連接第一、第二、第三傳輸門的開關信號輸入端，第一、第二、第三傳輸門的輸入端分別連接功率因數校正基本拓撲電路中的輸出電壓、輸入電流、輸入電壓待采樣信號，第一、第二、第三傳輸門的輸出端均連接A/D轉換電路；與門輸出端連接SR鎖存器的復位端，SR鎖存器的輸出端連接A/D轉換電路使能信號端，A/D轉換電路的數字值輸出端與第一移位寄存器的D輸入端相連，第一移位寄存器和第二移位寄存器的同相輸出端還分別連接到補償算法邏輯電路3個輸入端中的2個輸入端，第三移位寄存器的輸出端連接減法器的負向端，減法器的同相輸入端連接基準參考信號，減法器輸出端連接補償算法邏輯電路的第3個輸入端；補償算法邏輯電路的占空比指令輸出端與脈寬調制器電路的輸入端相連，脈寬調制器電路輸出PWM控制脈沖至功率因數校正基本拓撲電路。
本發明的優點及有益效果依靠對一個模數轉換器的分時復用取代現有數字功率因數校正控制器中的三個模數轉換器，實現三路信號的模數轉換。在每個控制處理周期，只進行三次轉換，其余時間模數轉換器不工作。這樣一來，簡化了功率因數校正轉換器的電路設計，可以有效減小芯片面積，降低功耗，得到了一個更為優化的數字功率因數校正轉換器，具有一定的通用性。


圖1是本發明的電路圖2是本發明三路復用的模數轉換器分時采樣的時序圖3是現有技術數字功率因數校正控制器電路的結構框圖4是現有技術數字功率因數校正控制器中數模轉換器的工作時序圖。
具體實施方式
參看圖1，本發明包括模數轉換電路1、補償算法邏輯電路2、脈寬調制器電路3和功率因數校正基本拓撲電路4。與現有技術圖3相比，只是模數轉換電路1采用了分時復用，其余電路相同。本發明模數轉換電路1對功率因數校正基本拓撲電路4的輸入電壓、輸入電流和輸出電壓進行采樣和模數轉換，并將轉換之后的數字值送到補償算法邏輯電路2， 模數轉換電路1包括分頻器101、狀態機102、計數器103、譯碼器104、第一傳輸門105、第二傳輸門106、第三傳輸門107、與門108、SR鎖存器109、A/D轉換電路110、第一移位寄存器 111、第二移位寄存器112、第三移位寄存器113以及減法器114。分頻器101的輸入端與外部時鐘clock連接，分頻器101第一輸出端Clkstatemaehine為狀態機102的工作時鐘，第二輸出端Clksample與SR鎖存器(109)的置位端相連，第三輸出端elk■為A/D轉換電路109的工作時鐘，第四輸出端clk。。mpmsato與補償算法邏輯電路2的時鐘端連接，第五輸出端Clkpwil 與脈寬調制器電路3的時鐘端連接。狀態機102的輸出Tfinisted為時鐘標志信號，每個系統采樣周期輸出三個高電平脈沖，每個高電平脈沖標志一次模數轉換完成，Tfinished與計數器 103的時鐘端和三個移位寄存器的時鐘端連接。計數器103循環輸出00、01、11、10，與譯碼器104連接，計數器103依次輸出00、01、11時，表明A/D轉換電路110正依次對三路采集到的信號進行轉換，當輸出變為10時，表明三路轉換完畢。譯碼器104，當輸入為00時，輸出001，表示A/D轉換電路110對第一路信號進行模數轉換；當輸入為01時，輸出010，表示 A/D轉換電路110對第二路信號進行模數轉換；當輸入為11時，輸出001，表示A/D轉換電路110對第三路信號進行模數轉換；當輸入為10時，輸出為100。譯碼器104的輸出分別接到三個傳輸門，作為開關信號。第一傳輸門105的輸入連接到功率因數校正基本拓撲電路中Rt5l與R。2之間，為待采樣的輸出電壓V。(t)。第二傳輸門106的輸入連接到功率因數校正基本拓撲電路中Rs與Rfb2之間，為待采樣的輸入電流Iin(t)。第三傳輸門107的輸入端接連接到功率因數校正基本拓撲電路中Rfbi與Rfb2之間，為待采樣的輸入電壓Vin(t)。三個傳輸門的輸出端均接到A/D轉換電路110。與門108的輸入端與計數器103的輸出端連接，與門108輸出端連接到SR鎖存器109的復位端，僅當計數器103輸出10時，與門108 輸出高電平。SR鎖存器109的輸出端ENadc與A/D轉換電路110連接，E^lie為A/D轉換電路 110的使能信號，在Clksample信號上升沿來臨時置位，在三路轉換完成時復位，由此控制A/ D轉換電路110的工作。A/D轉換電路110的數字值輸出端與所述第一移位寄存器111的 D輸入端相連，所述第一移位寄存器111、第二移位寄存器112、第三移位寄存器113是3個相同的D觸發器串連構成，前一級D觸發器的同相輸出端與后一級D觸發器的D輸入端相連，第一移位寄存器111和第二移位寄存器112的同相輸出端同時還連接到所述補償算法邏輯電路2，第三移位寄存器113的輸出端連接到減法器114的負向端，所有移位寄存器的時鐘端都連接到所述狀態機102的時鐘標志端Tfinisted。減法器114的同相輸入端連接有基準參考信號VMf，減法器114的輸出端連接到所述補償算法邏輯電路2。補償算法邏輯電路 2有時鐘端和三個輸入端，其中，時鐘端與分頻器101第四輸出端輸出的補償算法邏輯電路時鐘信號clk。。mpmsat。d@連，第一輸入端與第一移位寄存器111同相輸出端相連，第二輸入端與第二移位寄存器寄存器112的同相輸出端相連，第三輸入端與減法器114的輸出端相連， 補償算法邏輯電路2的占空比指令輸出端與脈寬調制器電路3的輸入端相連。脈寬調制器電路3的時鐘端與分頻器第五輸出端輸出的脈寬調制器電路時鐘信號Clkffl連接，輸入端與補償算法邏輯電路2的占空比指令輸出端相連，輸出端給出PWM控制脈沖，PWM控制脈沖給到功率因數校正基本拓撲電路中MOS管的柵極，進而實現功率因數校正功能。
圖3為現有技術數字功率因數校正控制器電路的結構框圖，采用了三個獨立的模數轉換器進行模數轉換。相較于圖1中本發明的結構框圖，不難發現，采用分時復用模數轉換器的功率因數校正控制器電路結構更為簡單，從而有效減小了芯片的面積。
本發明的工作原理及工作過程
參看圖1和圖2，本發明為一種采用分時復用模數轉換器的數字功率因數校正控制器，外部時鐘經過分頻器產生Tfinishran clkADC和Clksapple, Clkfflc為A/D轉換電路的工作時鐘，Clksample為系統的采樣時鐘，Tfinished標識每一次模數轉換結束。當系統采樣信號Clksample 上升沿到來時，SR鎖存器置高，使得A/D轉換電路勢能信號E^rc為高電平，A/D轉換電路開始工作，電路首先要對所需的輸入電壓Vin(t)、輸入電流Iin(t)和輸出電壓V。(t)進行采樣， 三路待采樣信號分別接到三個傳輸門，三個傳輸門依次打開，每次打開時間為一次模數轉換的時間，傳輸門的開關信號來自譯碼器電路，譯碼器對計數器產生的四種狀態進行譯碼， 當計數器輸出00時，表示對第一路信號進行采樣和模數轉換，譯碼器輸出100，當計數器輸出01時，表示對第二路信號進行采樣和模數轉換，譯碼器輸出010，當計數器輸出11時，表示對第三路信號進行采樣和模數轉換，譯碼器輸出001，當計數器輸出10時，表示三路信號轉換完成，譯碼器輸出100。而此時，計數器的輸出10經與門將SR鎖存器復位，ENadc為低電平，A/D轉換電路關斷。A/D轉換電路的輸出接到第一移位寄存器，三個移位寄存器為三個相同的D觸發器，前一級D觸發器的同相輸出端與后一級D觸發器的D輸入端相連，Tfinished 信號連接到移位寄存器的時鐘端，即每次模數轉換完成，移位寄存器進行一次移位，三次完成后，三個移位寄存器中保存的即為模數轉換后的輸入電壓、輸入電流和輸出電壓的數字值Vin[n]、ijn]和V。[n]。補償算法邏輯電路在三次轉換完成之后讀取數字值，基準參考信號Vref與V。[n]做差，送到補償算法邏輯電路，Vin[n]和ijn]也給到補償算法邏輯電路，補償算法邏輯電路輸出占空比指令d[n]給到脈寬調制器，脈寬調制器輸出PWM控制脈沖，PWM 控制脈沖給到功率因數校正基本拓撲電路上，進而實現功率因數校正功能。
圖2中，Clksample為系統采樣時鐘，Clkcompensator為補償讀取模數轉換結果的控制時鐘，Tfinished為每次模數轉換結束標志信號，ENad。為A/D轉換電路使能信號，Sel_V0(t),Sel_ Vin(t) m Sel_Iin(t)為 A/D 轉換電路輸入選擇信號，Shifit RegisterUShifit Register〗 和Siifit Registerf為三個移位寄存器。從圖中可以看出，每個系統采樣周期，分別對輸入電壓、輸入電流和輸出電壓進行模數轉換，并存儲到三個移位寄存器中，每轉換完三路信號后，模數轉換電路便不再工作，直到下一個系統采樣時鐘上升沿到來。相比之下，圖4現有的技術方案中，使用三個獨立的模數轉換器分別對輸入電壓、輸入電流和輸出電壓進行模數轉換，補償讀取之后，三個模數轉換器仍在不停工作，而這是不必要的。因此，本發明有效地降低了系統的功耗。
權利要求
1. 一種采用分時復用模數轉換器的數字功率因數校正控制器，設有模數轉換電路、補償算法邏輯電路、脈寬調制器電路和功率因數校正基本拓撲電路，其特征是模數轉換電路包括分頻器、狀態機、計數器、譯碼器、與門、SR鎖存器、A/D轉換電路、 減法器、第一、第二、第三3個傳輸門以及由第一、第二、第三3個相同的々觸發器依次串聯構成的第一、第二、第三3個移位寄存器，前一級々觸發器的同相輸出端與后一級々觸發器的々輸入端相連；分頻器的輸入端與外部時鐘連接，分頻器設有第一、第二、第三、第四及第五5個輸出端，分頻器的第一輸出端與狀態機的時鐘端相連，第二輸出端與57 鎖存器的置位端相連，第三輸出端與轉換電路的時鐘端連接，第四輸出端與補償算法邏輯電路的時鐘端連接，第五輸出端與脈寬調制器電路的時鐘端相連；狀態機的輸出端產生時鐘標志信號分別與計數器的時鐘端及第一、第二、第三3個移位寄存器的時鐘端連接；計數器的一個輸出端分別連接譯碼器及與門的一個輸入端，計數器的另一個輸出端分別連接譯碼器及與門的另一個輸入端；譯碼器設有3個輸出端，分別連接第一、第二、第三傳輸門的開關信號輸入端，第一、第二、第三傳輸門的輸入端分別連接功率因數校正基本拓撲電路中的輸出電壓、輸入電流、輸入電壓待采樣信號，第一、第二、第三傳輸門的輸出端均連接轉換電路；與門輸出端連接57 鎖存器的復位端，57 鎖存器的輸出端連接J/々轉換電路使能信號端，轉換電路的數字值輸出端與第一移位寄存器的々輸入端相連，第一移位寄存器和第二移位寄存器的同相輸出端還分別連接到補償算法邏輯電路3個輸入端中的2個輸入端，第三移位寄存器的輸出端連接減法器的負向端，減法器的同相輸入端連接基準參考信號，減法器輸出端連接補償算法邏輯電路的第3個輸入端；補償算法邏輯電路的占空比指令輸出端與脈寬調制器電路的輸入端相連，脈寬調制器電路輸出/W控制脈沖至功率因數校正基本拓撲電路。
全文摘要
一種采用分時復用模數轉換器的數字功率因數校正控制器，設有模數轉換電路、補償算法邏輯電路、脈寬調制器電路和功率因數校正基本拓撲電路，模數轉換電路包括分頻器、狀態機、計數器、譯碼器、與門、SR鎖存器、A/D轉換電路、減法器、第一、第二、、第三3個傳輸門以及由第一、第二、第三3個相同的D觸發器依次串聯構成的第一、第二、第三3個移位寄存器。依靠對一個模數轉換器的分時復用取代現有數字功率因數校正控制器中的三個模數轉換器，實現三路信號的模數轉換。在每個控制處理周期，只進行三次轉換，其余時間模數轉換器不工作，簡化了功率因數校正轉換器的電路設計，有效減小芯片面積，降低功耗。
文檔編號H03M1/10GK102510209SQ20111033479
公開日2012年6月20日 申請日期2011年10月28日 優先權日2011年10月28日
發明者孫偉鋒, 常昌遠, 徐申, 時龍興, 李鵬程, 陸生禮 申請人:東南大學