專利名稱：延遲鎖定環和包括所述延遲鎖定環的集成電路的制作方法
技術領域：
本發明的示例性實施例涉及半導體設計技術，且更具體而言涉及延遲鎖定環和包括所述延遲鎖定環的集成電路。
背景技術：
總體而言，諸如雙數據速率同步動態隨機存取存儲器(DDR SDRAM)的電路元件被設計為使用與外部系統中所使用的外部時鐘同步的內部時鐘來將數據和各種信號傳送至外部裝置。此處，當內部時鐘最初被施加給電路元件時，內部時鐘與外部時鐘同步，但是內部時鐘在傳輸經過電路元件中所包括的各種元件時可能會被延遲。結果，內部時鐘在最終輸出給外部裝置時常常與外部時鐘不同步。為了穩定地傳輸從電路元件輸出的數據和各種信號，在傳輸經過存儲器件的元件時被延遲的內部時鐘要被同步，以便與從外部裝置施加的外部時鐘的邊沿或中心匹配。更具體而言，可以通過對將數據加載在總線上的時間進行補償，來使內部時鐘與外部時鐘同步。用于執行數據加載時間的補償的時鐘同步電路的實例包括延遲鎖定環(DLL)電路。圖1是包括現有的DLL的集成電路的框圖。參見圖1，現有的DLL包括延遲單元101、延遲量控制單元103和復制延遲器105。 這里，集成電路包括所述現有的DLL、第一時鐘路徑107和第二時鐘路徑109。集成電路可以是在系統內執行預設功能的諸如動態隨機存取存儲器(DRAM)的單個芯片或者是包括多個芯片的整個電路。在圖1中，每個方框都具有當時鐘傳輸經過部件時的延遲量，其中延遲量由括號內的標記來表示。第一時鐘路徑107是將從集成電路的外部輸入的外部時鐘EXTCLK傳輸作為DLL 的輸入時鐘INCLK的時鐘路徑。第二時鐘路徑109是將DLL的輸出時鐘OUTCLK傳輸作為可以用在系統的目標電路中的目標時鐘TGCLK的時鐘路徑。例如，當系統是DRAM時，目標電路可以是數據焊盤DQ， 且目標時鐘TGCLK可以是用于DQ焊盤的數據選通信號DQS。在這種情況下，第二時鐘路徑 109成為將DLL的輸出時鐘OUTCLK作為數據選通信號DQS傳輸至DRAM的外部的時鐘路徑。延遲單元101通過將輸入時鐘INCLK延遲一個延遲量(A)來輸出所述輸出時鐘 OUTCLK。復制延遲單元105通過將建模延遲量(Dl+擬)反映在從延遲單元101輸出的輸出時鐘OUTCLK中/施加在從延遲單元101輸出的輸出時鐘OUTCLK上來輸出反饋時鐘FBCLK。 通過對第一時鐘路徑107的第一延遲量(Dl)與第二時鐘路徑109的第二延遲量(擬)的組合延遲量進行建模來產生建模延遲量(D1+D2)。
延遲量控制單元103通過檢測輸入時鐘INCLK與反饋時鐘FBCLK之間的相位差來控制延遲單元101的延遲量(A)。圖2是說明圖1的DLL的操作的時鐘時序圖。參見圖2，延遲量控制單元103將延遲單元101的延遲量(A)控制為復制延遲單元105的建模延遲量(Dl+擬)與輸入時鐘INCLK的周期tCK之差。因此，通過將延遲單元 101的延遲量(A)控制為tCK-(Dl+D2)，輸入時鐘INCLK的相位可以與反饋時鐘FBCLK的相位同步。當輸入時鐘INCLK的頻率更高時，復制延遲單元105的建模延遲量(D1+D2)變得大于輸入時鐘INCLK的周期tCK。在這種情況下，延遲量控制單元103可以針對在如延遲單元101所接收的輸入時鐘的若干周期流逝之后所接收的輸入時鐘INCLK的相位來將輸入時鐘INCLK控制為與反饋時鐘FBCLK同步。相應地，延遲量控制單元103將延遲單元101的延遲量(A)控制為復制延遲單元105的建模延遲量(Dl+擬)與等于輸入時鐘INCLK的多個周期tCK的時間之差，S卩，N * tCK-(Dl+D2)，N為正整數。圖3是包括現有的DLL的集成電路的框圖，圖3說明的是用于在低頻率操作期間增加延遲量的方法，且圖4是說明圖3的DLL的低頻率操作的時鐘時序圖。隨著輸入時鐘INCLK的頻率變低，輸入時鐘INCLK的周期tCK變長。當周期tCK 比復制延遲單元105的建模延遲量(Dl+擬)和延遲單元101的最大延遲量(A)長時，延遲單元101除了延遲量(A)之外還必須具有增加的延遲量(B)。結果，如圖3和圖4中所示， 延遲單元101具有延遲量(A+B)。這里，現有的DLL的延遲單元101常常由多個延遲元(delay cell)構成，所述多個延遲元每個具有非常精細的單位延遲量。當要為低頻操作增加延遲單元101的延遲量時，半導體電路的面積也隨之增加。此外，由于DLL的時鐘路徑變長，電流消耗增加且引起抖動。
發明內容
本發明的示例性實施例涉及一種能夠擴大操作頻率的范圍而不增加面積和電流消耗的延遲鎖定環和包括所述延遲鎖定環的集成電路。根據本發明的一個示例性實施例，一種延遲鎖定環包括第一延遲單元，被配置為通過將輸入時鐘延遲一個延遲來輸出輸出時鐘；復制延遲單元，被配置為通過將輸出時鐘延遲等于延遲鎖定環的第一操作頻率的第一延遲量與延遲鎖定環的第二操作頻率的附加延遲量之和的延遲來輸出反饋時鐘，其中，第二操作頻率低于第一操作頻率；以及延遲量控制單元，被配置為通過將輸入時鐘的相位與反饋時鐘的相位進行比較來控制第一延遲單元的延遲。根據本發明的另一個示例性實施例，一種集成電路包括第一時鐘路徑，被配置為輸出輸入時鐘；第一延遲單元，被配置為通過將輸入時鐘延遲一個延遲來輸出輸出時鐘； 復制延遲單元，被配置為通過將輸出時鐘延遲等于在集成電路的第一操作頻率期間的第一延遲量與在集成電路的第二操作頻率期間的附加延遲量之和的延遲來輸出反饋時鐘，其中第二操作頻率低于第一操作頻率；延遲量控制單元，被配置為通過將輸入時鐘的相位與反饋時鐘的相位進行比較來控制第一延遲單元的延遲；以及第二時鐘路徑，被配置為將輸出時鐘傳輸作為用于集成電路的目標電路中的目標時鐘，其中第一時鐘路徑和第二時鐘路徑被配置為在第二頻率操作期間將第一時鐘路徑和第二時鐘路徑的延遲之和增加所述附加
延遲量。
圖1是包括現有的DLL的集成電路的框圖。圖2是說明圖1的DLL的操作的時鐘時序圖。圖3是包括現有的DLL的集成電路的框圖，圖3說明的是用于在低頻率操作期間增加延遲量的方法。圖4是說明圖3的DLL的低頻率操作的時鐘時序圖。圖5A是根據本發明的一個實施例的包括DLL的集成電路的框圖。圖5B是根據本發明的另一個實施例的包括DLL的集成電路的框圖。圖6是說明圖5A的DLL的低頻率操作的時鐘時序圖。圖7是根據本發明的一個實施例的圖5A的復制延遲單元的詳細框圖。圖8A是圖5A的第一時鐘路徑的詳細框圖。圖8B是圖5B的第二時鐘路徑的詳細框圖。圖9是根據本發明的另一個實施例的圖5A的復制延遲單元的詳細框圖。圖IOA是圖5A的第一時鐘路徑的詳細框圖。圖IOB是圖5B的第二時鐘路徑的詳細框圖。
具體實施例方式下面將參照附圖更加詳細地描述本發明的示例性實施例。然而，本發明可以用不同的方式來實施，并且不應當解釋為限于本文所提出的實施例。確切地說，提供這些實施例是為了使得本說明書將是清楚且完整的，且將會向本領域技術人員充分傳達本發明的范圍。在本說明書中，在本發明的各個附圖和實施例中相同的附圖標記表示相同的部分。圖5A是根據本發明的一個實施例的包括延遲鎖定環(DLL)的集成電路的框圖。在圖5A中，用陰影標記的方框來表示在低頻率操作期間使用的延遲量。此處，集成電路表示在系統內執行預設功能的單個芯片。參見圖5A，根據本實施例的DLL包括延遲單元501、延遲量控制單元503和復制延遲單元505。此外，集成電路包括所述DLL、第一時鐘路徑507和第二時鐘路徑509以及操作頻率檢測單元510。在圖5A中，每個方框具有時鐘傳輸經過部件的延遲量，所述延遲量由括號內的相應標記來指示。延遲單元501通過將輸入時鐘INCLK延遲一個延遲量㈧來輸出輸出時鐘 OUTCLK。復制延遲單元505通過在高頻率操作期間將輸出時鐘OUTCLK延遲延遲量 (Dl+擬)，且通過在低頻率操作期間將輸出時鐘OUTCLK進一步延遲附加延遲量(Y)來輸出反饋時鐘FBCLK。通過對包括第一時鐘路徑507的第一延遲量(Dl)和第二時鐘路徑509的第二延遲量(擬)的延遲量進行建模來產生延遲量(D1+D2)。延遲量控制單元503通過將輸入時鐘INCLK的相位與反饋時鐘FBCLK的相位進行比較來控制延遲單元501的延遲量(A)。第一時鐘路徑507將從集成電路的外部輸入的外部時鐘EXTCLK傳輸作為DLL的輸入時鐘INCLK。第二時鐘路徑509將DLL的輸出時鐘OUTCLK傳輸作為目標時鐘TGCLK， 目標時鐘TGCLK可以用在系統的目標電路(未圖示)中。操作頻率檢測單元510檢測從集成電路的外部輸入的外部時鐘EXTCLK的操作頻率，且產生用于確定復制延遲單元505和第一時鐘路徑507的附加延遲量(Y)的控制信號 CTRL。如上所述，本發明的一個示例性實施例增加復制延遲單元505和第一時鐘路徑 507的延遲量。根據一個實例，通過添加附加的延遲元，使延遲單元501的延遲量不附加地增加成超過延遲單元501的最大延遲量。即，除了第一延遲量(Dl)之外，第一時鐘路徑507 還通過將外部時鐘EXTCLK延遲所述附加延遲量(Y)來輸出所述輸入時鐘INCLK，且除了延遲量(Dl+擬)之外，復制延遲單元505還通過將輸出時鐘OUTCLK延遲所述附加延遲量(Y) 來輸出反饋時鐘FBCLK。根據一個實例，第一時鐘路徑507可以包括DLL的輸入緩沖器。同時，延遲單元501可以包括多個延遲元(delay cell)，所述多個延遲元的每個都具有在高頻率操作期間用于精細地控制延遲量的相對精細的單位延遲量。這里，由于本實施例的集成電路通過使用復制延遲單元505和第一時鐘路徑507來增加延遲量，因此可以根據操作頻率的范圍來將集成電路的電阻和電容優化為具有期望的延遲量。因此，可以用相對較小的面積和能被選定為較大的延遲量來實現集成電路，且因而集成電路可以減少因包括在延遲單元501中的延遲元的增加而導致的抖動。操作頻率檢測單元510通過將外部時鐘EXTCLK的頻率與參考頻率進行比較來確定操作頻率的范圍，并將控制信號CTRL輸出至復制延遲單元505和第一時鐘路徑507。具體而言，當外部時鐘EXTCLK的頻率高于參考頻率時，操作頻率檢測單元510輸出邏輯高電平的控制信號CTRL。另一方面，當外部時鐘EXTCLK的頻率低于參考頻率時，操作頻率檢測單元510輸出邏輯低電平的控制信號CTRL。根據一個實例，由于所有的三個時鐘具有相同的時鐘頻率，因此操作頻率檢測單元510可以替換地使用輸入時鐘INCLK或輸出時鐘OUTCLK 來確定操作頻率的范圍。此外，操作頻率檢測單元510可以檢測操作頻率的三個或更多個不同范圍并輸出控制信號CTRL以指示操作頻率落在所述范圍中的哪個范圍內，從而能夠針對適當的范圍來調整復制延遲單元505和第一時鐘路徑507的附加延遲量(Y)。因此，通過使用控制信號可以擴大操作頻率的范圍，并且可以獲得對復制延遲單元505和第一時鐘路徑507的延遲量適當的調整。圖5B是根據本發明的另一個實施例的包括DLL的集成電路的框圖。在圖5A和圖 5B中，使用相同的附圖標記來表示相同的元件。參見圖5B，根據另一個實施例的DLL包括延遲單元501、延遲量控制單元503和復制延遲單元505。此外，集成電路包括所述DLL、第一時鐘路徑511和第二時鐘路徑513以及操作頻率檢測單元510。在圖5B中，集成電路中所包括的每個部件的操作與圖5A的每個部件的操作實質上相同，只不過是第二時鐘路徑513的延遲量被增加了附加延遲量(Y)， 而不是第一時鐘路徑511。此處，第二時鐘路徑513是將DLL的輸出時鐘OUTCLK傳輸作為目標時鐘TGCLK的時鐘路徑，其中目標時鐘TGCLK可以用在系統的目標電路(未圖示)中。 例如，當系統是DRAM時，目標電路可以是數據焊盤DQ，且目標時鐘TGCLK可以是用于DQ焊盤的數據選通信號DQS。在這種情況下，第二時鐘路徑513成為將DLL的輸出時鐘OUTCLK 作為數據選通信號DQS傳輸至DRAM的外部的時鐘路徑。圖6是說明圖5A的DLL的低頻率操作的時鐘時序圖。根據一個實例，假設DLL用在DRAM中。第一時鐘路徑507將外部時鐘EXTCLK傳輸作為DLL的輸入時鐘INCLK。此處，輸入時鐘INCLK被延遲了包括第一延遲量(Dl)和與DLL的低頻率操作相對應的附加延遲量 (Y)的延遲量。延遲單元501將輸入時鐘INCLK進一步延遲所述延遲量(A)，并輸出延遲的輸入時鐘作為DLL的輸出時鐘0UTCLK。復制延遲單元505將輸出時鐘OUTCLK延遲所述延遲量(Dl+擬)與附加延遲量(Y) 之和，并輸出延遲的輸出時鐘作為反饋時鐘FBCLK。同時，第二時鐘路徑509經由數據焊盤 DQ來傳輸所述輸出時鐘OUTCLK作為數據選通信號DQS。此處，通過將輸出時鐘OUTCLK延遲所述第二延遲量(擬)來輸出數據選通信號DQS。此時，延遲量控制單元503通過使輸入時鐘INCLK的相位與反饋時鐘FBCLK的相位同步來控制延遲單元501的延遲量(A)。因而，輸出到DRAM外部的數據選通信號DQS(即， 0UTCLK)具有與外部時鐘EXTCLK實質上相同的相位，且因此，響應于數據選通信號DQS輸出的數據也具有與外部時鐘EXTCLK實質上相同的相位。圖7是根據本發明的一個實施例的圖5A的復制延遲單元505的詳細框圖。參見圖7，復制延遲單元505包括基本延遲單元701和附加延遲單元703。延遲單元701將輸出時鐘OUTCLK延遲所述延遲量(Dl+擬)以輸出初步反饋時鐘 FBCLK_P，而不管外部時鐘EXTCLK的操作頻率如何。附加延遲單元703響應于控制信號CTRL 將初步反饋時鐘FBCLK_P延遲并輸出反饋時鐘FBCLK。附加延遲單元703包括延遲元707和多路復用器705。延遲元707將初步反饋時鐘FBCLK_P延遲附加延遲量(Y)，且多路復用器705響應于控制信號CTRL來選擇初步反饋時鐘FBCLK_P和延遲元707的輸出中的一個以輸出選中的一個作為反饋時鐘FBCLK。在高頻率操作的情況下，附加延遲單元703響應于邏輯高電平的控制信號CTRL來選擇并輸出初步反饋時鐘FBCLK_P作為反饋時鐘FBCLK。另一方面，在低頻率操作的情況下，附加延遲單元703響應于邏輯低電平的控制信號CTRL通過選擇延遲單元707的輸出來輸出延遲元707的輸出作為反饋時鐘FBCLK。此處，可以由操作頻率檢測單元510來產生控制信號CTRL。圖8A是圖5A的第一時鐘路徑507的詳細框圖。圖8A示出的是除了第一延遲量 (Dl)之外，第一時鐘路徑507的延遲量還被增加了復制延遲單元505的附加延遲量(Y)的情況。參見圖8A，第一時鐘路徑507包括基本延遲路徑801和附加延遲路徑803。延遲路徑801將外部時鐘EXTCLK延遲第一延遲量(Dl)以輸出初步輸入時鐘 INCLK_P,而不管操作頻率如何。附加延遲路徑803響應于控制信號CTRL來將初步輸入時鐘INCLK_P延遲并輸出該輸入時鐘INCLK。附加延遲路徑803包括延遲元807和多路復用器805。延遲元807將初步輸入時鐘INCLK_P延遲附加延遲量(Y)，且多路復用器805響應于控制信號CTRL來選擇初步輸入時鐘INCLK_P和延遲元807的輸出中的一個以將選中的一個輸出作為輸入時鐘INCLK。
在高頻率操作的情況下，附加延遲路徑803響應于邏輯高電平的控制信號CTRL來選擇并輸出初步輸入時鐘INCLK_P作為輸入時鐘INCLK。另一方面，在低頻率操作的情況下，附加延遲路徑803響應于邏輯低電平的控制信號CTRL通過選擇延遲元807的輸出來輸出延遲元807的輸出作為輸入時鐘INCLK。此處，可以由操作頻率檢測單元510來產生控制信號CTRL。圖8B是圖5B的第二時鐘路徑513的詳細框圖。圖8B示出了除了第二延遲量(D2) 之外，第二時鐘路徑513的延遲量還被增加了復制延遲單元505的附加延遲量(Y)的情況。參見圖8B，第二時鐘路徑513包括基本延遲路徑811和附加延遲路徑813。延遲路徑811將輸出時鐘OUTCLK延遲第二延遲量(擬)以輸出初步目標時鐘 TGCLK_P,而不管操作頻率如何。附加延遲路徑813響應于控制信號CTRL來將初步目標時鐘TGCLK_P延遲并輸出目標時鐘TGCLK。附加延遲路徑813包括延遲元817和多路復用器815。延遲元817將初步目標時鐘TGCLK_P延遲附加延遲量⑴，并且多路復用器815響應于控制信號CTRL來選擇初步目標時鐘TGCLK_P和延遲元817的輸出中的一個來將選中的一個輸出作為目標時鐘TGCLK。在高頻率操作的情況下，附加延遲路徑813響應于邏輯高電平的控制信號CTRL來選擇并輸出初步目標時鐘TGCLK_P作為目標時鐘TGCLK。另一方面，在低頻率操作的情況下，附加延遲路徑813響應于邏輯低電平的控制信號CTRL通過選擇延遲元807的輸出來輸出延遲元817的輸出作為目標時鐘TGCLK。此處，可以由操作頻率檢測單元510來產生控制信號CTRL。圖9是根據本發明的另一個實施例的圖5A的復制延遲單元505的詳細框圖。參見圖9，復制延遲單元505包括基本延遲單元901和附加延遲單元903。延遲單元901將輸出時鐘OUTCLK延遲延遲量(D1+D2)以輸出初步反饋時鐘FBCLK_P，而不管操作頻率如何。附加延遲單元903響應于控制信號CTRL來將初步反饋時鐘FBCLK_P延遲并輸出反饋時鐘FBCLK。附加延遲單元903包括多個延遲元907_1至907_3和多路復用器905。延遲元 907_1至907_3中的每個分別具有第一至第三附加延遲量(Yl)、(Y2)和(TO)，并將初步反饋時鐘FBCLK_P延遲第一至第三附加延遲量(Yl)、(Y2)和(Y3)中的相應一個。多路復用器 905響應于控制信號CTRL來選擇初步反饋時鐘FBCLK_P和延遲元907_1至907_3的輸出中的一個，且將選中的一個輸出作為反饋時鐘FBCLK。此處，可以由操作頻率檢測單元510來產生控制信號CTRL。優選地，控制信號CTRL是用于選擇四個路徑中的一個的2比特信號。在高頻率操作的情況下，附加延遲單元903響應于控制信號CTRL來選擇并輸出初步反饋時鐘FBCLK_P作為反饋時鐘FBCLK。另一方面，在低頻率操作的情況下，附加延遲單元903響應于控制信號CTRL來選擇并輸出延遲元907_1至907_3的輸出中的一個作為反饋時鐘FBCLK。因而，根據另一個實施例，通過使用指定給不同的操作頻率范圍的各種附加延遲量，可以擴大/分割操作頻率的范圍，其中針對不同的操作頻率范圍，可以獲得合適的反饋時鐘FBCLK。圖IOA是根據本發明的另一個示例性實施例的圖5A的第一時鐘路徑507的詳細框圖。圖IOA示出的是除了第一延遲量(Dl)之外，第一時鐘路徑507的延遲量還被增加了復制延遲單元505的第一至第三附加延遲量(Yl)、(Y2)及(Y； )中的任一個的情況。圖IOB是根據本發明的另一個示例性實施例的圖5B的第二時鐘路徑513的詳細框圖。圖IOB 示出的是除了第二延遲量(擬)之外，第二時鐘路徑513的延遲量還被增加了復制延遲單元 505的第一至第三附加延遲量(Yl)、(Y》和(Y； )中的任一個的情況。如圖IOA和圖IOB中所示，第一時鐘路徑507和第二時鐘路徑513中的每個可以包括延遲路徑和附加延遲路徑。根據另一個實施例，附加延遲路徑是利用多個延遲元以及多路復用器來實現的，所述多個延遲元的每個具有第一和第三附加延遲量(Yl)、(Υ2)以及 (Υ3)，所述多路復用器響應于控制信號CTRL來選擇具有各種延遲量的輸入信號中的一個。 此處，可以由操作頻率檢測單元510來產生控制信號CTRL。優選地，控制信號CTRL是用于選擇四個路徑中的一個的2比特信號。因而，根據另一個實施例，通過根據不同的操作頻率范圍使用各種附加延遲量，可以擴大操作頻率的范圍，且可以選擇操作頻率的適當范圍。根據本發明的示例性實施例，集成電路根據操作頻率的范圍來調整DLL的復制延遲單元和時鐘路徑的延遲量。此處，復制延遲單元和時鐘路徑的延遲量可以在低頻率操作期間增加。因而，可以在不增加電路面積和電流消耗的情況下擴大操作頻率的范圍。根據本發明的示例性實施例，集成電路除了用于精細地控制延遲量的可變延遲單元之外還可以具備附加延遲單元，所述附加延遲單元具有指定給不同的操作頻率范圍的各種延遲量。結果，集成電路可以被實現為具有相對較小的面積并且可以減少抖動。根據本發明的示例性實施例，在附加延遲單元在低頻率操作期間被使能的情況下，可以根據操作頻率的范圍來將集成電路的電阻和電容優化為具有期望的延遲量。因而， 集成電路可以被實現為具有相對較小的面積，同時容納較大的延遲量。根據本發明的示例性實施例，集成電路可以通過使用簡單的多路復用器來調整時鐘路徑，且因此集成電路可以避免不必要的電流消耗。雖然已經參照具體的實施例來描述了本發明，但是對于本領域技術人員而言明顯的是，在不脫離所附權利要求書所限定的本發明的精神和范圍的情況下，可以進行各種變化和修改。
1權利要求
1.一種延遲鎖定環，包括第一延遲單元，所述第一延遲單元被配置為通過將輸入時鐘延遲一個延遲來輸出輸出時鐘；復制延遲單元，所述復制延遲單元被配置為通過將所述輸出時鐘延遲等于針對所述延遲鎖定環的第一操作頻率的第一延遲量與針對所述延遲鎖定環的第二操作頻率的附加延遲量之和的延遲來輸出反饋時鐘，其中所述第二操作頻率低于所述第一操作頻率；以及延遲量控制單元，所述延遲量控制單元被配置為通過將所述輸入時鐘的相位與所述反饋時鐘的相位進行比較來控制所述第一延遲單元的延遲。
2.如權利要求1所述的延遲鎖定環，其中，所述復制延遲單元包括延遲單元，所述延遲單元被配置為將所述輸出時鐘延遲所述第一延遲量以輸出初步反饋時鐘；以及附加延遲單元，所述附加延遲單元被配置為在所述第一頻率操作期間輸出所述初步反饋時鐘作為所述反饋時鐘，而在所述第二頻率操作期間將所述初步反饋時鐘延遲所述附加延遲量并輸出延遲的所述初步反饋時鐘作為所述反饋時鐘。
3.如權利要求2所述的延遲鎖定環，其中，所述附加延遲單元被配置為根據所述延遲鎖定環在所述延遲鎖定環的多個操作頻率范圍中的哪個頻率范圍操作，來將所述附加延遲量調整為具有不同的值。
4.如權利要求2所述的延遲鎖定環，其中，所述附加延遲單元包括延遲元，所述延遲元被配置為將所述初步反饋時鐘延遲所述附加延遲量；以及多路復用器，所述多路復用器被配置為基于所述延遲鎖定環操作的操作頻率來選擇所述初步反饋時鐘和所述延遲元的輸出中的一個，并將選中的一個輸出作為所述反饋時鐘。
5.如權利要求2所述的延遲鎖定環，其中，所述附加延遲單元包括多個延遲元，所述多個延遲元分別具有不同的附加延遲量，其中，所述多個延遲元中的每個被配置為將所述初步反饋時鐘延遲相應的附加延遲量；以及多路復用器，所述多路復用器被配置為基于所述延遲鎖定環是在多個頻率范圍中的哪個頻率范圍內操作，來選擇所述初步反饋時鐘和所述延遲元的輸出中的一個，并將選中的一個輸出作為所述反饋時鐘。
6.如權利要求2所述的延遲鎖定環，其中，所述第一延遲單元包括多個延遲元，所述多個延遲元的每個被配置為將輸入延遲單位延遲量。
7.一種集成電路，所述集成電路包括如權利要求1所述的延遲鎖定環，并且所述集成電路還包括時鐘路徑，所述時鐘路徑與所述延遲鎖定環的所述第一延遲單元串聯地耦接；以及操作頻率檢測單元，所述操作頻率檢測單元用于檢測所述延遲鎖定環的操作頻率，其中，所述時鐘路徑被配置為將所述時鐘路徑的輸入延遲一個延遲，所述延遲在第一高頻率操作期間等于第一延遲，且在第二頻率操作期間等于所述第一延遲與所述附加延遲量之和，以及所述時鐘路徑的所述第一延遲反映在所述延遲鎖定環的所述復制延遲單元的所述第一延遲量中。
8.如權利要求7所述的集成電路，其中，所述時鐘路徑的輸出被接收作為所述第一延遲單元的輸入。
9.一種集成電路，包括第一時鐘路徑，所述第一時鐘路徑被配置為輸出輸入時鐘；第一延遲單元，所述第一延遲單元被配置為通過將所述輸入時鐘延遲一個延遲來輸出輸出時鐘；復制延遲單元，所述復制延遲單元被配置為通過將所述輸出時鐘延遲等于在所述集成電路的第一操作頻率期間的第一延遲量與在所述集成電路的第二操作頻率期間的附加延遲量之和的延遲來輸出反饋時鐘，其中所述第二操作頻率低于所述第一操作頻率；延遲量控制單元，所述延遲量控制單元被配置為通過將所述輸入時鐘的相位與所述反饋時鐘的相位進行比較來控制所述第一延遲單元的所述延遲；以及第二時鐘路徑，所述第二時鐘路徑被配置為傳輸所述輸出時鐘作為用在集成電路的目標電路中的目標時鐘，其中，所述第一時鐘路徑和所述第二時鐘路徑被配置為在所述第二頻率操作期間將所述第一時鐘路徑與所述第二時鐘路徑的延遲之和增加所述附加延遲量。
10.如權利要求9所述的集成電路，其中，通過對所述第一時鐘路徑和所述第二時鐘路徑中的延遲之和進行建模來產生所述第一延遲量。
11.如權利要求9所述的集成電路，還包括操作頻率檢測單元，所述操作頻率檢測單元被配置為通過檢測所述集成電路的操作頻率的范圍來產生控制信號。
12.如權利要求11所述的集成電路，其中，所述復制延遲單元包括延遲單元，所述延遲單元被配置為將所述輸出時鐘延遲所述第一延遲量以輸出初步反饋時鐘；以及附加延遲單元，所述附加延遲單元被配置為響應于所述控制信號來在所述第一頻率操作期間輸出所述初步反饋時鐘作為所述反饋時鐘，而在所述第二頻率操作期間將所述初步反饋時鐘延遲所述附加的延遲量并將延遲了的所述初步反饋時鐘輸出作為所述反饋時鐘。
13.如權利要求11所述的集成電路，其中，所述第一時鐘路徑包括第一延遲路徑，所述第一延遲路徑被配置為將所述第一延遲路徑的輸入延遲反映在所述第一延遲量中的延遲，以輸出初步輸入時鐘；以及附加延遲路徑，所述附加延遲路徑被配置為響應于所述控制信號來將所述初步輸入時鐘延遲，并輸出延遲了的所述初步輸入時鐘作為所述輸入時鐘。
14.如權利要求13所述的集成電路，其中，所述附加延遲路徑包括延遲元，所述延遲元被配置為將所述初步輸入時鐘延遲所述附加延遲量；以及多路復用器，所述多路復用器被配置為響應于所述控制信號來選擇所述初步輸入時鐘和所述延遲元的輸出中的一個，并將選中的一個輸出作為所述輸入時鐘。
15.如權利要求13所述的集成電路，其中，所述附加延遲路徑包括多個延遲元，所述多個延遲元在將所述初步輸入時鐘延遲時分別具有不同的附加延遲量；以及多路復用器，所述多路復用器被配置為響應于所述控制信號來選擇所述初步輸入時鐘和所述延遲元的輸出中的一個，并將選中的一個輸出作為所述輸入時鐘。
16.如權利要求11所述的集成電路，其中，所述第二時鐘路徑包括第一延遲路徑，所述第一延遲路徑被配置為在輸出初步目標時鐘時將所述輸出時鐘延遲反映在所述第一延遲量中的延遲；以及附加延遲路徑，所述附加延遲路徑被配置為響應于所述控制信號來將所述初步目標時鐘延遲并輸出所述目標時鐘。
17.如權利要求16所述的集成電路，其中，所述附加延遲路徑還被配置為在所述第一頻率操作期間輸出所述初步目標時鐘作為所述目標時鐘，在所述第二頻率操作期間通過將所述初步目標時鐘延遲所述附加延遲量來輸出所述目標時鐘。
18.如權利要求16所述的集成電路，其中，所述附加延遲路徑包括延遲元，所述延遲元被配置為將所述初步目標時鐘延遲所述附加延遲量；以及多路復用器，所述多路復用器被配置為響應于所述控制信號來選擇所述初步目標時鐘和所述延遲元的輸出中的一個，并將選中的一個輸出作為所述目標時鐘。
19.如權利要求16所述的集成電路，其中，所述附加延遲路徑包括多個延遲元，所述多個延遲元用于將所述初步目標時鐘分別延遲不同的延遲量；以及多路復用器，所述多路復用器被配置為響應于所述控制信號來選擇所述初步目標時鐘和所述延遲元的輸出中的一個，并將選中的一個輸出作為所述目標時鐘。
20.如權利要求9所述的集成電路，其中，所述延遲單元包括多個延遲元，所述多個延遲元的每個被配置為將輸入延遲單位延遲量。
全文摘要
一種延遲鎖定環，包括第一延遲單元，被配置為通過將輸入時鐘延遲一個延遲來輸出輸出時鐘；復制延遲單元，被配置為通過將輸出時鐘延遲等于所述延遲鎖定環的第一操作頻率的第一延遲量與所述延遲鎖定環的第二操作頻率的附加延遲量之和的延遲來輸出反饋時鐘，其中，第二操作頻率低于第一操作頻率；以及延遲量控制單元，被配置為通過將輸入時鐘的相位與反饋時鐘的相位進行比較來控制第一延遲單元的延遲。
文檔編號H03L7/08GK102457271SQ20111008005
公開日2012年5月16日 申請日期2011年3月31日 優先權日2010年10月27日
發明者尹相植 申請人:海力士半導體有限公司