專利名稱：輸出電路、半導體器件和調整輸出電路的特性的方法
技術領域：
本發明涉及一種半導體器件的輸出電路和一種具有此輸出電路的半導體器件。具體地，本發明涉及一種輸出電路，具有能夠調整其阻抗的輸出緩沖器，以及一種具有此輸出電路的半導體器件。本發明還涉及一種調整輸出電路的特性的方法和一種調整包括在輸出電路中的輸出緩沖器的阻抗的方法。
背景技術：
近年來，需要非常高的數據傳送速率在半導體器件之間傳送數據，例如，在CPU和主存儲器之間。為此，逐年使輸入和輸出信號的幅度更小。當使輸入和輸出信號的幅度更小時，輸出緩沖器的阻抗的所需精度變得相當苛刻。輸出緩沖器的阻抗根據制造時的工藝條件而變化。此外，阻抗還受到實際使用半導體器件時周圍溫度的變化以及電源電壓的變化的影響。
因此，當對于阻抗，需要高精度時，采用具有阻抗調整功能的輸出緩沖器(參見日本專利申請未審公開No.和2004-32070)。通常，利用被稱為校準電路的電路，來實現輸出緩沖器的阻抗調整。
另一方面，當類似DRAM(動態隨機存取存儲器)那樣，多個芯片并聯在外部總線上時，其輸出緩沖器處于高阻狀態(Hi-Z)的芯片有時反射信號。當發生信號反射時，降低了外部總線上的信號質量。因此，在需要高數據傳送速率的半導體器件中，如DDR2型SDRAM(同步動態隨機存取存儲器)等，提供了用于使輸出電路用作端接電阻器的ODT(片上端接)功能(參見日本專利申請未審公開No.)。
當半導體器件具有ODT功能時，主板上不再需要端接電阻器。因此，可以減少部件的數據，并且可以有效地防止信號反射。因此，能夠提高外部總線上的信號質量。
但是，通常在ODT操作期間，需要與數據輸出時的阻抗不同的阻抗。因此，當輸出電路具有ODT功能時，需要兩個用于阻抗調整的校準電路，即，用于在數據輸出時調整阻抗的校準電路和用于在ODT操作時調整阻抗的校準電路。這樣做的問題在于電路規模變大。
在校準操作期間，需要分別執行數據輸出時的阻抗調整和ODT操作時的阻抗調整。因此，問題在于校準需要時間。當只在加電或復位時執行校準時，此問題并不嚴重。但是，當在實際使用時周期性地執行校準時，此問題變得嚴重。

發明內容
本發明用于解決上述問題，并且本發明的目的是減小校準操作所需的電路規模。
本發明的另一目的是減少校準時間。
可以通過以下方案實現本發明的上述和其他目的一種半導體器件的輸出電路，包括第一輸出緩沖器，與數據引腳相連，并至少在數據輸出時被激活；第二輸出緩沖器，與數據引腳相連，并至少在ODT操作時被激活；以及校準電路，與校準引腳相連，用于共同控制第一輸出緩沖器和第二輸出緩沖器的阻抗。
優選地，第一和第二輸出緩沖器中的每一個均包括一個或并聯的兩個或多個單位緩沖器，并且單位緩沖器彼此具有實質上相同的電路結構。進一步優選地，校準電路包括實質上具有與單位緩沖器相同電路結構的復制緩沖器。
也可以通過以下方案實現本發明的上述和其他目的一種調整輸出電路的特性的方法，所述輸出電路具有至少在數據輸出時被激活的第一輸出緩沖器和至少在ODT操作時被激活的第二輸出緩沖器，所述方法包括利用校準電路，根據校準操作，產生阻抗控制信號；以及將阻抗控制信號共同施加于第一和第二輸出緩沖器。
根據本發明，可以根據校準操作，共同設置第一和第二輸出緩沖器的阻抗。因此，不必分離地提供用于在數據輸出時調整阻抗的校準電路和用于在ODT操作時調整阻抗的校準電路。因此，可以減小校準電路的電路規模。
因為可以在一次校準操作中同時完成數據輸出時的阻抗調整和ODT操作時的阻抗調整，可以減少校準操作所需的時間。


通過結合附圖，參閱以下對本發明的詳細描述，本發明的上述和其他目的、特征和優點將變得更加顯而易見，其中圖1是根據本發明優選實施例的半導體器件的輸出電路的結構的方框圖；圖2是單位緩沖器的電路圖；圖3是校準電路的電路圖；圖4是上拉電路的電路圖；圖5是下拉電路的電路圖；圖6是前級電路(pre-stage circuit)的電路圖；圖7是用于解釋校準操作的流程圖；圖8是示出了在校準操作期間校準引腳處的電位變化的曲線圖；圖9是示出了在校準操作期間觸點處的電位變化的曲線圖；圖10是用于解釋由輸出控制電路執行的操作的表格；以及圖11是示出了電路內部的單位緩沖器的相互連接的示例的電路圖。
具體實施例方式
現在，將參照附圖，對本發明的優選實施例進行詳細的解釋。
圖1是根據本發明優選實施例的半導體器件的輸出電路(輸入和輸出電路)100的結構的方框圖。
如圖1所示，根據本實施例的輸出電路100包括與數據引腳DQ相連的第一輸出緩沖器110和第二輸出緩沖器120、與校準引腳ZQ相連的校準電路130、以及與數據引腳DQ相連的輸入緩沖器170。
除了普通的數據輸入和輸出功能以外，根據本實施例的輸出電路(輸入和輸出電路)100還具有ODT功能。ODT功能是當其他半導體器件正在與數據引腳DQ相連的外部總線上進行數據傳送時，通過使輸出電路用作端接電阻器來防止信號反射的功能。
在根據本實施例的輸出電路100中，在數據輸出時，激活第一輸出緩沖器110和第二輸出緩沖器120，而在ODT操作時，只激活第二輸出緩沖器120。換句話說，在ODT操作時，停用第一輸出緩沖器110。盡管在數據輸入時，激活輸入緩沖器170，但輸入緩沖器170的結構細節和數據輸入操作并不與本發明的主旨直接相關。因此，將在本說明書中省略對其的解釋。
如圖1所示，第一輸出緩沖器110包括并聯連接的三個單位緩沖器111到113，以及第二輸出緩沖器120包括并聯連接的三個單位緩沖器121到123。這些單位緩沖器111到113以及121到123彼此具有相同的電路結構。例如，在本實施例中，每個單位緩沖器具有240(調整后)的阻抗。因此，當激活全部單位緩沖器111到113以及121到123時，從數據引腳DQ看，輸出電路100的阻抗變為40Ω(＝240Ω/6)。
當只激活構成第二輸出緩沖器120的三個單位緩沖器121到123中的兩個單位緩沖器121和122時，從數據引腳DQ看，輸出電路100的阻抗變為120Ω(＝240Ω/2)。當只激活一個單位緩沖器123時，從數據引腳DQ看，輸出電路100的阻抗變為240Ω。
根據從前級電路161提供的操作信號161P和161N來控制單位緩沖器111到113的操作。根據從前級電路162提供的操作信號162P和162N來控制單位緩沖器121和122的操作。根據從前級電路163提供的操作信號163P和163N來控制單位緩沖器123的操作。如圖1所示，將由校準電路130提供的阻抗控制信號DRZQ共同施加于前級電路161到163。
圖2是單位緩沖器111的電路圖。
如圖2所示，單位緩沖器111包括并聯連接的多個(本實施例中為五個)P溝道MOS晶體管211到215、并聯連接的多個(本實施例中為五個)N溝道MOS晶體管221到225、以及串聯連接在晶體管211到215與晶體管221到225之間的電阻器231和232。電阻器231和電阻器232之間的觸點與數據引腳DQ相連。在單位緩沖器111中，包括P溝道MOS晶體管211到215和電阻器231在內的部分構成上拉電路PU。包括N溝道MOS晶體管221到225和電阻器232在內的部分構成下拉電路PD。
將構成了操作信號161P的五個操作信號161P1到161P5提供給晶體管211到215的柵極。將構成了操作信號161N的五個操作信號161N1到161N5提供給晶體管221到225的柵極。根據此結構，可以根據包括操作信號161P1到161P5和操作信號161N1到161N5在內的十個操作控制信號，單獨地對包括在單位緩沖器111中的十個晶體管進行開/關控制。
將包括晶體管211到215在內的并聯電路和包括晶體管221到225在內的并聯電路設計為在導通時具有120Ω的電阻。
但是，晶體管的導通電阻根據制造條件而變化，并且根據操作時的環境溫度和電源電壓而變化。因此，并不總是獲得所需的阻抗。為了將阻抗設置為120Ω，需要調整被導通的晶體管的數量。因此，使用包括多個晶體管的并聯電路。
為了精細且在較寬的范圍內調整阻抗，優選地，使構成并聯電路的多個晶體管的W/L比(柵極寬度與柵極長度的比)彼此不同。優選地，使用2的冪作為權重。考慮到這一點，根據本實施例，當晶體管211的W/L比為“1”時，將晶體管212到215的W/L比分別設置為“2”、“4”、“8”和“16”(W/L比的數值是相對值，并不表示實際的W/L比。這同樣適用于以下解釋)。通過根據操作信號161P1到161P5和操作信號161N1到161N5，適當地選擇要導通的晶體管，可以將并聯電路的導通電阻實質上固定為120Ω，而與由于制造條件和溫度改變而引起的變化無關。
將電阻器231和232的電阻分別設置為120Ω。利用這種結構，當包括晶體管211到215在內的并聯電路和包括晶體管221到225在內的并聯電路中的至少一個處于導通狀態時，從數據引腳DQ看，單位緩沖111的阻抗變為240Ω。鎢(W)電阻器可以用于電阻器231和232。
構成第一輸出緩沖器110的其他單位緩沖器112和113也具有與圖2所示的單位緩沖器111相同的電路結構，并由相同的操作信號161P1到161P5和操作信號161N1到161N5控制。另一方面，構成第二輸出緩沖器120的其他單位緩沖器121到123具有與圖2所示的單位緩沖器111相同的電路結構。但是，由操作信號162P和162N控制單位緩沖器121和122的操作，以及根據操作信號163P和163N，控制單位緩沖器123的操作。操作信號162P、162N、163P和163N也分別具有五個操作信號，并用于控制相應的上拉電路PU或下拉電路PD。
圖3是校準電路130的電路圖。
如圖3所示，校準電路130包括上拉電路131和132、下拉電路133、控制上拉電路131和132的操作的計數器134、控制下拉電路133的操作的計數器135、控制計數器134的比較器136、和控制計數器135的比較器137。
圖4是上拉電路131的電路圖。
如圖4所示，上拉電路131具有實質上與分別包括在單位緩沖器111到113和121到123中的上拉電路PU相同的電路結構。換句話說，上拉電路131包括并聯連接的五個P溝道MOS晶體管311到315以及一端與這些晶體管的漏極相連的電阻器331。電阻器331的另一端與校準引腳ZQ相連。
包括在上拉電路131中的晶體管311到315對應于圖2所示的晶體管211到215，并分別具有相同的阻抗。因此，類似于晶體管211到215的W/L比，將晶體管311到315的W/L比也分別設置為“1”、“2”、“4”、“8”和“16”。但是，只要阻抗實質上相同，包括在上拉電路131中的晶體管311到315的晶體管大小不必與圖2所示的晶體管211到215的晶體管大小完全相同，也可以使用縮減晶體管(shrunktransistor)。
電阻器331也對應于圖2所示的電阻器231。因此，也將電阻器331的電阻設置為120Ω。
計數134分別向晶體管311到315的柵極提供阻抗控制信號DRZQP1到DRZQP5，從而控制上拉電路131的操作。阻抗控制信號DRZQP1到DRZQP5對應于操作信號161P1到161P5。
上拉電路132也具有與圖4所示的上拉電路131相同的電路結構。也將阻抗控制信號DRZQP1到DRZQP5提供給包括在上拉電路132中的五個晶體管的柵極。
圖5是下拉電路133的電路圖。
如圖5所示，下拉電路133具有實質上與分別包括在單位緩沖器111到113和121到123中的下拉電路PD相同的電路結構。換句話說，下拉電路133包括并聯連接的五個N溝道MOS晶體管321到325以及一端與這些晶體管的漏極相連的電阻器332。
包括在下拉電路133中的晶體管321到325對應于圖2所示的晶體管221到225，并分別具有相同的阻抗。在這一點上，下拉電路133的結構類似于上拉電路131的結構。電阻器332也對應于圖2所示的電阻器232。因此，也將電阻器332的電阻設置為120Ω。
計數器135分別向晶體管321到325的柵極提供阻抗控制信號DRZQN1到DRZQN5，從而控制下拉電路133的操作。阻抗控制信號DRZQN1到DRZQN5對應于操作信號161N1到161N5。
如上所述，上拉電路131和132具有實質上與分別包括在單位緩沖器111到113和121到123中的上拉電路PU相同的電路結構。下拉電路133具有實質上與包括在單位緩沖器111到113和121到123中的下拉電路PD相同的電路結構。
因此，在調整后，上拉電路131和132以及下拉電路133的阻抗均為240Ω。在這些電路中，上拉電路132和下拉電路133分別構成了“復制緩沖器(replica buffer)”。因此，復制緩沖器具有實質上與單位緩沖器111到113和121到123相同的電路結構。復制緩沖器具有“實質上相同的”電路結構表示當對其進行縮減時，將復制緩沖器看作相同。作為復制緩沖器的輸出端的觸點A與比較器137的同相輸入端(+)相連，如圖3所示。
計數器134在控制信號ACT1被激活時進行遞增計數或遞減計數。當從比較器136輸出的比較信號COMP1為高電平時，計數器134繼續遞增計數，以及當信號COMP1為低電平時，計數器134繼續遞減計數。比較器136的同相輸入端(+)與校準引腳ZQ相連，以及反相輸入端(-)與位于與電源電位(VDD)和地電位(GND)相連的電阻器138和139之間的中間點相連。
根據此結構，比較器136將校準引腳ZQ的電位與中間電壓(VDD/2)進行比較。當前一電位較高時，將輸出比較信號COMP1設置為高電平。當后一電位較高時，將比較信號COMP1設置為低電平。
另一方面，計數器135在控制信號ACT2被激活時進行遞增計數或遞減計數。當從比較器137輸出的比較信號COMP2為高電平時，計數器135繼續遞增計數，以及當信號COMP2為低電平時，計數器135繼續遞減計數。比較器137的同相輸入端(+)與作為復制緩沖器的輸出端的觸點A相連，以及反相輸入端(-)與位于電阻器138和139之間的中間點相連。
根據此結構，比較器137將復制緩沖器的輸出電位與中間電壓(VDD/2)進行比較。當前一電位較高時，將輸出比較信號COMP2設置為高電平。當后一電位較高時，將比較信號COMP2設置為低電平。
當停用控制信號ACT1和ACT2時，計數器134和135停止計數操作，并保持當前的計數值。如上所述，將計數器134的計數值用于阻抗控制信號DRZQP，以及將計數器135的計數值用于阻抗控制信號DRZQN。將全部阻抗控制信號DRZQ共同提供給如圖1所示的前級電路161到163。
圖6是前級電路161的電路圖。
如圖6所示，前級電路161包括五個或電路411到415和五個與電路421到425。輸出控制電路150將選擇信號151P共同提供給或電路411到415，以及校準電路130將阻抗控制信號DRZQP1到DRZQP5提供給或電路411到415。另一方面，輸出控制電路150將選擇信號151N共同提供給與電路421到425，以及校準電路130將阻抗控制信號DRZQN1到DRZQN5提供給與電路421到425。
將形成了從或電路411到415輸出的操作信號161P的操作信號161P1到161P5以及形成了從與電路421到425輸出的操作信號161N的操作信號161N1到161N5共同提供給單位緩沖器111到113，如圖1所示，由此控制相應的晶體管。
其他的前級電路162和163也具有類似于圖6所示的前級電路161的電路結構。在這種情況下，將來自輸出控制電路150的選擇信號152P和152N分別共同提供給包括在前級電路162中的或電路和與電路。將來自輸出控制電路150的選擇信號153P和153N分別共同提供給包括在前級電路163中的或電路和與電路。
上面已經對根據本實施例的輸出電路100的結構進行了解釋。接下來，將按照校準操作、數據輸出操作和ODT操作的順序，對根據本實施例的輸出電路100的操作進行解釋。
首先，將解釋校準操作。
如上所述，校準操作用于調整輸出緩沖器110和120的阻抗。執行校準操作，以校正由于制造時的工藝條件所引起的阻抗變化，以及校正由于環境溫度的變化和電源電壓的變化所引起的阻抗變化。
因此，當需要高精度時，優選的是在實際操作期間周期性地執行校準操作，來代替只在上電時或初始化時(如復位時等)執行一次校準操作。當如上所述，在實際操作期間，周期性地執行校準操作時，根據本實施例的輸出電路100尤為有效。下面，將詳細解釋校準操作。
在執行校準操作時，首先，需要將外部電阻器R與校準引腳ZQ(參見圖1和圖3)相連。外部電阻器R需要具有與單位緩沖器111到113和121到123所需的阻抗(即，復制緩沖器的阻抗)相同的阻抗。因此，在本實施例中，使用具有240Ω的外部電阻器R。
圖7是用于解釋校準操作的流程圖。
首先，當通過外部命令指示校準操作時(步驟S11是)，激活控制信號ACT1，以及包括在校準電路130中的計數器134開始計數操作(步驟S12)。在接通電源之后的初始化狀態下，將計數器134的計數值全部復位為1(在此示例中為“11111”)。因此，阻抗控制信號DRZQP1到DRZQP5均處于高電平。結果，包括在上拉電路131中的晶體管311到315均處于截止狀態。結果，作為比較器136的輸出的比較信號COMP1處于低電平。
因此，計數器134繼續遞減計數。與遞減計數相關聯地切換晶體管311到315的導通/截止狀態。具體地，因為晶體管311到315的W/L比被分別設置為“1”、“2”、“4”、“8”和“16”，將計數器134的最低有效位(LSB)分配給阻抗控制信號DRZQP1，以及將計數器134的最高有效位(MSB)分配給阻抗控制信號DRZQP5。利用此結構，能夠以最小的間隔改變上拉電路131的阻抗。
當遞減計數繼續時，上拉電路131的阻抗逐漸減小，以及校準引腳ZQ的電位逐漸上升。當上拉電路131的阻抗減小到小于目標阻抗240Ω時，校準引腳ZQ的電位超過中間電壓(VDD/2)。因此，將從比較器136輸出的比較信號COMP1反轉為高電平。作為響應，計數器134繼續遞增計數，由此增加上拉電路131的阻抗。
通過重復此操作，校準引腳ZQ的電位穩定在中間電壓(VDD/2)附近。之后，停用控制信號ACT1，由此停止計數器134的計數操作(步驟S13)。結果，固定計數器134的計數值，并固定阻抗控制信號DRZQP1到DRZQP5的電平。
根據上述操作，將上拉電路131和132的阻抗調整為240Ω。在這種情況下，可以將計數器134的初始值設置為240Ω的數值，而不是全部為1，并且可以通過根據比較信號COMP1的電平，進行遞增計數或遞減計數，來調整此數值。
然后，激活控制信號ACT2，由此啟動包括在校準電路130中的計數器135的計數操作(步驟S14)。作為示例，在初始狀態下，將計數器135的計數值全部復位為0(在此示例中為“00000”)。因此，從計數器135輸出的阻抗控制信號DRZQN1到DRZQN5均處于低電平。結果，包括在下拉電路133中的晶體管321到325均處于截止狀態。結果，從比較器137輸出的比較信號COMP2變為高電平。
作為響應，計數器135繼續遞增計數。與此遞增計數相關聯地切換晶體管321到325的導通/截止狀態。在這種情況下，將晶體管321到325的W/L比分別設置為“1”、“2”、“4”、“8”和“16”。對應于這些W/L比，將計數器135的最低有效位(LSB)分配給阻抗控制信號DRZQN1，以及將計數器135的最高有效位(MSB)分配給阻抗控制信號DRZQN5。利用此結構，能夠以最小的間隔改變下拉電路133的阻抗。
當遞增計數繼續時，下拉電路133的阻抗逐漸減小，以及如圖9所示，觸點A的電位逐漸減小。當下拉電路133的阻抗減小到小于目標阻抗240Ω時，觸點A的電位變得低于中間電壓(VDD/2)。因此，將從比較器137輸出的比較信號COMP2反轉為低電平。作為響應，計數器135繼續遞減計數，由此增加下拉電路133的阻抗。
通過重復此操作，觸點A的電位穩定在中間電壓(VDD/2)附近。之后，停用控制信號ACT2，由此停止計數器135的計數操作(步驟S15)。結果，固定計數器135的計數值，并固定阻抗控制信號DRZQN1到DRZQN5的電平。
根據上述操作，將下拉電路133的阻抗調整為240Ω。在這種情況下，可以將計數器135的初始值設置為240Ω的數值，而不是全部為1，并且可以通過根據比較信號COMP2的電平，進行遞增計數或遞減計數，來調整此數值。
處理返回到步驟S11，并等待基于外部命令的校準操作指令。當指示校準操作時(步驟S11是)，再次執行以上一系列操作。
以上為校準操作。將通過校準操作固定的阻抗控制信號DRZQ共同提供給圖1所示的前級電路161到163。因此，由前級電路161到163控制的單位緩沖器111到113和121到123也能夠以240Ω的阻抗精確地進行操作。換句話說，可以集體校準多個單位緩沖器。接下來，將解釋數據輸出操作和ODT操作。
需要在至少執行一次上述校準操作之后，執行數據輸出操作和ODT操作。利用此結構，單位緩沖器能夠以正確的阻抗進行操作。
通過以高電平或低電平驅動數據引腳DQ，經由與數據引腳DQ相連的外部總線(未示出)來執行數據輸出操作。
當以高電平驅動數據引腳DQ時，輸出控制電路150將所有選擇信號151P到153P和151N到153N均設置為低電平。利用此結構，在包括在圖6所示的前級電路161到163中的或電路中，其中相應的阻抗控制信號DRZQP1到DRZQP5處于低電平的或電路輸出低電平的操作信號，以及其中相應的阻抗控制信號DRZQP1到DRZQP5處于高電平的或電路輸出高電平的操作信號。
另一方面，包括在前級電路161到163中的與電路均輸出低電平的操作信號，而與阻抗控制信號DRZQN1到DRZQN5的電平無關。結果，以與包括在校準電路130中的上拉電路131和132相同的阻抗240，導通包括在單位緩沖器111到113和121到123中的上拉電路PU，以及下拉電路PD全部截止。即，以240Ω，精確地導通包括在六個單位緩沖器111到113和121到123中的全部上拉電路PU。因此，以高電平(VDD電位)、40Ω(＝240Ω/6)的阻抗，精確地驅動數據引腳DQ。
類似地，當以低電平驅動數據引腳DQ時，輸出控制電路150將所有選擇信號151P到153P和151N到153N均設置為高電平，如圖10所示。利用此結構，在包括在圖6所示的前級電路161到163中的與電路中，其中相應的阻抗控制信號DRZQN1到DRZQN5處于低電平的與電路輸出低電平的操作信號，以及其中相應的阻抗控制信號DRZQN1到DRZQN5處于高電平的與電路輸出高電平的操作信號。
另一方面，包括在前級電路161到163中的或電路均輸出高電平的操作信號，而與阻抗控制信號DRZQP1到DRZQP5的電平無關。結果，以與包括在校準電路130中的下拉電路133相同的阻抗240，截止包括在單位緩沖器111到113和121到123中的下拉電路PD，以及上拉電路PU全部截止。因此，以240Ω，精確地導通包括在六個單位緩沖器111到113和121到123中的全部下拉電路PD。因此，以低電平(GND電位)、40Ω(＝240/6)的阻抗，精確地驅動數據引腳DQ。
另一方面，根據規范，通常需要將ODT操作中的阻抗切換為多種阻抗。根據本實施例的輸出電路100滿足此要求，并能夠設置為120和240中的至少任意一個。
首先，在以120執行ODT操作時，輸出控制電路150將選擇信號151P、152N和153P設置為高電平，以及將選擇信號151N、152P和153N設置為低電平，如圖10所示。結果，從前級電路161和163輸出的操作信號161P、161N、163P和163N用于截止包括在單位緩沖器111到113和123中的全部晶體管，由此將單位緩沖器111到113和123設置為停用狀態。另一方面，從前級電路162輸出的操作信號162P(162P1到162P5)和162N(162N1到162N5)與相應的阻抗控制信號DRZQP1到DRZQP5和DRZQN1到DRZQN5的電平一致。
結果，以與包括在校準電路130中的上拉電路131和132相同的阻抗240Ω，導通包括在單位緩沖器121和122中的上拉電路PU，以及以與包括在校準電路130中的下拉電路133相同的阻抗240Ω，導通下拉電路PD。因此，以VDD/2電平、120Ω(＝240Ω/2)的阻抗，精確地驅動數據引腳DQ。
在以240Ω執行ODT操作時，輸出控制電路150將選擇信號151P、152P和153N設置為高電平，以及將選擇信號151N、152N和153P設置為低電平，如圖10所示。結果，從前級電路161和163輸出的操作信號161P、161N、162P和162N用于截止包括在單位緩沖器111到113、121和122中的全部晶體管，由此將單位緩沖器111到113、121和122設置為停用狀態。另一方面，從前級電路163輸出的操作信號163P(163P1到163P5)和163N(163N1到163N5)與相應的阻抗控制信號DRZQP1到DRZQP5和DRZQN1到DRZQN5的電平一致。
結果，以與包括在校準電路130中的上拉電路131和132相同的阻抗240Ω，導通包括在單位緩沖器123中的上拉電路PU，以及以與包括在校準電路130中的下拉電路133相同的阻抗240Ω，導通下拉電路PD。因此，以VDD/2電平、240Ω的阻抗，精確地驅動數據引腳DQ。
例如，當根據規范，需要80Ω的ODT操作時，可以激活全部單位緩沖器121到123。
如上所述，根據本實施例的輸出電路100具有多個單位緩沖器111到113和121到123(彼此具有相同的電路結構，并聯連接)，并且選擇在數據輸出時或ODT操作時要激活的單位緩沖器。利用此結構，輸出電路100調整數據引腳DQ的阻抗。因此，校準電路130可以共同地執行校準。因此，不再分別需要用于在數據輸出時調整阻抗的校準電路和用于在ODT時調整阻抗的校準電路。結果，可以減小校準電路的電路規模。
因為可以根據一次校準，同時完成數據輸出時的阻抗調整和ODT時的阻抗調整，可以減少校準所需的時間。因此，即使在實際使用時周期性地執行校準時，也能夠使校準的開銷最小。
本發明絕不局限于前述實施例，在如權利要求所述的本發明的范圍內，多種修改都是可能的，自然地，這些修改包括在本發明的范圍內。
例如，根據本實施例的輸出電路100具有六個單位緩沖器。在執行數據輸出操作時，激活全部六個單位緩沖器，以及在執行ODT操作時，激活一個或兩個單位緩沖器。但是，并不具體限制單位緩沖器的總數，該總數是至少兩個。同樣，并不具體限定在數據輸出時或在ODT操作時激活的單位緩沖器的數量。
在根據本實施例的輸出電路100中，構成了第一輸出緩沖器110的三個單位緩沖器111到113中的每一個均具有獨立的電路。類似地，構成了第二輸出緩沖器120的兩個輸出緩沖器121和122中的每一個也具有獨立的電路。但是，這些電路不必彼此完全獨立。只要可以將各個單位緩沖器看作與復制緩沖器相同，這些單位緩沖器可以在輸出緩沖器內彼此相連，如圖11所示。
圖11示出了構成了第一輸出緩沖器110、并且在第一輸出緩沖器110內部彼此相連的三個單位緩沖器111到113。在此示例中，包括在上拉電路PU中的P溝道MOS晶體管與電阻的觸點彼此相連。包括在下拉電路PD中的N溝道MOS晶體管與電阻的觸點彼此相連。在這種情況下，將各個單位緩沖器111到113看作與復制緩沖器相同。因此，在本實施例中，“單位緩沖器的并聯連接”也包括這種情況。
權利要求
1.一種半導體器件的輸出電路，包括第一輸出緩沖器，與數據引腳相連，并至少在數據輸出時被激活；第二輸出緩沖器，與數據引腳相連，并至少在ODT操作時被激活；以及校準電路，與校準引腳相連，用于共同控制第一輸出緩沖器和第二輸出緩沖器的阻抗。
2.根據權利要求1所述的半導體器件的輸出電路，其特征在于在數據輸出時，也激活所述第二輸出緩沖器。
3.根據權利要求1或2所述的半導體器件的輸出電路，其特征在于至少在ODT操作時，停用所述第一輸出緩沖器。
4.根據權利要求1或2所述的半導體器件的輸出電路，其特征在于第一和第二輸出緩沖器中的每一個均包括一個或并聯的兩個或多個單位緩沖器，并且單位緩沖器彼此具有實質上相同的電路結構。
5.根據權利要求3所述的半導體器件的輸出電路，其特征在于第一和第二輸出緩沖器中的每一個均包括一個或并聯的兩個或多個單位緩沖器，并且單位緩沖器彼此具有實質上相同的電路結構。
6.根據權利要求4所述的半導體器件的輸出電路，其特征在于校準電路包括實質上具有與單位緩沖器相同電路結構的復制緩沖器。
7.根據權利要求5所述的半導體器件的輸出電路，其特征在于校準電路包括實質上具有與單位緩沖器相同電路結構的復制緩沖器。
8.一種半導體器件的輸出電路，包括第一輸出緩沖器，至少在數據輸出時被激活，并具有一個或并聯的兩個或多個單位緩沖器；以及第一輸出緩沖器，至少在ODT操作時被激活，并具有一個或并聯的兩個或多個單位緩沖器，其中單位緩沖器彼此具有實質上相同的電路結構。
9.根據權利要求8所述的半導體器件的輸出電路，其特征在于在數據輸出時，也激活所述第二輸出緩沖器。
10.根據權利要求8或9所述的半導體器件的輸出電路，其特征在于至少在ODT操作時，停用所述第一輸出緩沖器。
11.一種半導體器件，具有輸出電路，所述輸出電路包括第一輸出緩沖器，與數據引腳相連，并至少在數據輸出時被激活；第二輸出緩沖器，與數據引腳相連，并至少在ODT操作時被激活；以及校準電路，與校準引腳相連，用于共同控制第一輸出緩沖器和第二輸出緩沖器的阻抗。
12.一種調整輸出電路的特性的方法，所述輸出電路具有至少在數據輸出時被激活的第一輸出緩沖器和至少在ODT操作時被激活的第二輸出緩沖器，所述方法包括利用校準電路，根據校準操作，產生阻抗控制信號；以及將阻抗控制信號共同施加于第一和第二輸出緩沖器。
全文摘要
公開了一種輸出電路、半導體器件和調整輸出電路的特性的方法，以減小校準輸出電路所需的電路規模，以及減少校準操作所需的時間，本發明包括與數據引腳相連的第一輸出緩沖器和第二輸出緩沖器、以及與校準引腳相連的校準電路。第一輸出緩沖器和第二輸出緩沖器包括多個單位緩沖器。單位緩沖器彼此具有相同的電路結構。利用此結構，可以利用校準電路，根據校準操作，共同設置第一輸出緩沖器和第二輸出緩沖器的阻抗。結果，可以減小校準操作所需的電路規模和校準操作所需的時間。
文檔編號H03K19/0185GK1808902SQ20061000362
公開日2006年7月26日 申請日期2006年1月9日 優先權日2005年1月19日
發明者藤澤宏樹 申請人:爾必達存儲器股份有限公司