專利名稱：防故障方法和電路的制作方法
技術領域：
本發明涉及用于在數字電路單元的輸入焊盤開路狀況的情況下產生防故障輸出信號的防故障方法和電路。
背景技術：
在輸入引線沒有連接的情況下，會在系統級發生不希望有的動作。如果允許這些輸入引腳懸空，則這將由于熱噪聲而導致不希望有的輸出切換。為了防止在切換期間的熱噪聲，添加了一個開路防故障機構。開路防故障機構只有在輸入引線沒有連接時才被激活。在檢測到開路(無效信號電平)時，開路防故障機構將斷開的電纜的輸入端拉到一個限定的電平。開路防故障機構在輸入引線沒有連接的情況下防止了在系統級發生不希望有的動作。一些可能的選擇有比較器、二極管、MOSFET或高門限輸入級。
開路防故障機構用于低壓差分信號(LVDS)產品中。在LVDS中，使用小的差分信號來傳送數據信息。可適用的標準是TIA/EIA-644。標準TIA/EIA-644認為，利用LVDS接口電路的電特性的其他標準和規范也許需要構造專用互換電路以便對某些的故障狀態進行故障保護。這種故障狀態可以包括以下一個或多個情況，例如發生器處在斷電狀態，接收器沒有接到發生器上，互連電纜開路，互連電纜短路，加到負載上的輸入信號保持在過渡區(±100mV)內一段異常時間(視應用而定)。在具體應用中需要檢測一個或多個以上故障狀態中時，需要在負載內采取一些附加措施并且必須確定和規定下述項哪些互換電路需要故障檢測，必須檢測什么故障，在檢測到故障時必須采取什么動作，接收器采用的二元狀態，做什么才不違反這個標準。故障狀態的檢測方法是與應用相關的，并且由于它超出這個標準的范圍，因此不再進一步限定。
US6,288,577B1公開了一種用于可以容忍高共模電壓的差分接收器的防故障電路。接收V+和V-差分信號的差分放大器的輸出可以在檢測到諸如V+、V-線開路之類的防故障狀態時被一個NOR門阻塞。在出現開路故障時，上拉電阻將V+、V-拉到VCC。一對比較器接收在非反轉輸入端上的基準電壓。一旦在V+線超過所述基準電壓時比較器的輸出就為高電平，而在V-線超過所述基準電壓時另一個比較器的輸出就為高電平。如果V+和V-都超過基準電壓，NOR門就阻塞差分放大器的輸出，提供一個防故障輸出信號。由于基準電壓非常接近于VCC，因此在V+、V-上可以存在一個高的共模偏壓，而不會錯誤地激活防故障電路。
US6,288,577B1使用了一種在線路開路的情況下將輸入線拉到VCC的防故障電路。此外，它使用了一個模擬比較器，以將差分信號V+或V-與一個等于VCC的97％的基準電壓相比較。此外，可能需要雙極型晶體管以從比較器得到所需的性能。
US6,320,406B1公開了一種用于LVDS接收器的主動防故障方法和設備，所述LVDS接收器使用窗口比較器電路以監視接收器輸入引線上的差分電壓，并在沒有有效輸入信號的情況下，也就是說在輸入差分信號小于一個所選擇的大約為80mV的門限值時，將輸出驅動到一個已知的邏輯高電平狀態。這樣的狀態可能在電纜被除去或損壞成不存在有效輸入信號時出現。在有效輸入信號存在的情況下，電路的輸出就追隨差分輸入而不會使信號有任何惡化。
US6,320,406B1描述了一種檢測到過小的差分電壓時阻塞輸入的LVDS接收器。通過兩個差分輸入A和B之間的拉曳電阻來在開路情況下將兩個輸入電壓相互拉近。窗口比較器檢驗這個信號差是否降到80mV以下。比較器是一個模擬電路，它含有一些雙極型晶體管，而且它需要至少一個基準電流源。定時器防止了開路防故障對輸出信號的直接影響。如果省去定時器，就會在每次信號躍變時激活開路防故障檢測。

發明內容
本發明的目的是提供一種在數字電路單元的輸入焊盤開路的情況下產生防故障輸出信號的防故障方法和電路。
為了達到本發明的所述目的，所公開的一種在數字電路單元的輸入焊盤開路的情況下產生防故障輸出信號的方法包括下列步驟在第一反相級內提供恒定切換電平；在第二反相級內提供一個取決于輸入焊盤的信號電平的可變切換電平；將第一反相級的恒定切換電平與第二級的可變切換電平相比較，如果第二級的切換電平大于恒定切換電平，就在其輸出端提供輸出信號；通過一個與第二反相器串聯的附加電路元件降低第二反相級的切換電平，產生一個與輸入焊盤的開路狀況無關的限定輸出。
為了達到本發明的所述目的，所公開的一種在數字電路單元的輸入焊盤開路的情況下產生防故障輸出信號的防故障電路包括提供恒定切換電平的第一反相級；提供一個取決于輸入焊盤的信號電平的可變切換電平的第二反相級，其將第一反相級的恒定切換電平與第二級的可變切換電平相比較，并且如果第二級的可變切換電平大于恒定切換電平，就在其輸出端提供輸出信號；以及一個與第二反相器串聯的附加電路元件，用來降低第二反相級的切換電平。
所述方法和電路的有利特征是不需要電流反射鏡、帶隙或其他模擬部件。本發明實施簡單，因為幾乎不需要任何調整。在布局上容易進行仿真和匹配。所使用的晶片面積非常小。過程的依賴性得到減小。仿真表明切換電平幾乎不隨過程參數的改變而改變。
按照本發明的優選實施例，第一反相級是晶體管級，并且第一反相級的晶體管的柵極和漏極相互連接。
按照本發明的優選實施例，第二反相級是晶體管級，并且第二反相級的晶體管的柵極相互連接，以及所述晶體管的漏極也相互連接。
按照本發明的優選實施例，第二反相級的柵極連接到第一反相級的柵極上。
按照本發明的優選實施例，輸入端連接到第二反相級的一個源極上。
按照本發明的優選實施例，輸出端連接到第二反相級的一個漏極上。
按照本發明的優選實施例，附加電路元件是飽和形式的晶體管。
按照本發明的優選實施例，附加電路元件是飽和形式的晶體管，其中所述晶體管的柵極連接到VCC上，源極接地，而限定的信號是高電平信號。
按照本發明的優選實施例，附加電路元件是飽和形式的晶體管，其中所述晶體管的柵極接地，源極連接到VCC上，而限定的信號是低電平信號。
為了達到本發明的所述目的，公開了一種數字電路單元，其包括輸入端、上拉電路、防故障電路、信號處理電路和輸出端，其中防故障電路包含上述特征。


在附于此并形成其一部分的權利要求書中具體指出了表征本發明的這些和其他的各種優點和新穎性特征。然而，為了更好地理解本發明、它的優點及通過使用其達到的目的，應該參考于此形成另一部分的附圖以及其中說明和描述本發明優選實施例的伴隨的描述性內容。
圖1示出了本發明的方框圖；圖2示出了本發明的一個電路圖，其中切換電平接近VCC；圖3示出了本發明的一個電路圖，其中切換電平接近GND；圖4示出了本發明的一個應用的電路圖；圖5示出了演示本發明的效果的輸入信號和相應的輸出信號。
具體實施例方式
圖1示出了本發明的方框圖。所述方框圖包括一個輸入焊盤，它連接到一個上拉網絡2的輸入端和防故障級4的輸入端上。上拉網絡2的輸出端連接到防故障級4的輸入端上。防故障級4的輸出端連接到信號處理級6的輸入端上。一些其他信號被提供給信號處理級6。信號處理級6在它的輸出端上提供一個開路防故障信號。
如果輸入焊盤沒有連接，并因此是懸空的，則電壓電平被上拉網絡2拉到VCC。上拉網絡2可以是一個連接到VCC上的電阻或晶體管。防故障級4檢測輸入信號是否具有一個所限定的信號電平，在沒有一個所限定的信號電平的情況下根據應用情況切換到VCC或GND。如果輸入信號是懸空的，防故障級4就將一個所限定的信號電平施加到信號處理級6上。在檢測到或者沒有檢測到開路情況后，在信號處理級6內對防故障級4的輸出信號與防故障級的其他輸出信號或內部信號一起進行處理。
圖2示出了本發明的電路圖。所示的電路圖具有一個接近VCC的切換電平。所述電路圖包括電阻8，它的一端連接到VCC上而另一端連接到晶體管10的源極12上。晶體管10是一個p型MOSFET。晶體管10的柵極14連接到晶體管18的柵極22上。晶體管18是一個n型MOSFET晶體管。晶體管10的漏極16連接到晶體管18的漏極20上。晶體管18的源極24連接到電阻26上。電阻26的另一端接地。柵極14和22與漏極16和20連接。晶體管10的襯底端30連接到VCC上。輸入端28連接到晶體管32的源極36上。晶體管32是一個p型MOSFET。晶體管32的襯底端38連接到輸入端28上。晶體管32的柵極34連接到漏極16和20上，并與柵極14和22連接。柵極34與晶體管44的柵極48連接。晶體管44是一個n型MOSFET。晶體管32的漏極40連接到輸出端42上，并與晶體管44的源極46連接。晶體管44的源極50連接到晶體管52的漏極54上。晶體管52是一個n型MOSFET。晶體管52的柵極56連接到VCC上。晶體管52的源極58接地。
下面描述圖2的電路的工作。假設N井電阻8和26短路。晶體管10和18的漏極16和20與柵極14和22全部相互連接在一起。這導致一個穩定狀態，其中晶體管10和晶體管18都開路，而漏極16和20與柵極14和22的電壓保持在一個恒定電平上。這個電平定義為p型MOSFET10和n型MOSFET18這個組合在這個特定供電電壓下的“特定切換電平”(VSP|VCC)。
晶體管32和晶體管44分別具有與晶體管10和18相同的大小。晶體管32和44的柵極34和48也連接到漏極16和20及柵極14和22上，因此這個切換電平也施加到晶體管32和44的柵極34和48。然而，加到晶體管32的源極36上的不是VCC而是輸入信號“in1”。
現在，假設晶體管52的漏極和源極在這個電路內短路。晶體管32和晶體管44的特定切換電平稱為VSP|IN1，并具有與對于晶體管10和18的(VSP|VCC)完全相同的值。在“in1”開始上升時，對于晶體管32和晶體管44所述組合來說，特定切換電平VSP|IN1增大。然而，這個電平不超過VSP|VCC，因此輸出“out1”保持在一個低電壓，因為可以將VSP|VCC看作一個加到晶體管32和晶體管44的柵極上的“高”輸入電壓。
在“in1”最終達到與VCC相同的電平時，VSP|VCC等于VSP|in1。在漏極16、20和柵極14、22、34、48上的電壓現在可以看作一個加到晶體管32和44的柵極上的“低”輸入信號，因此輸出42從GND切換到VCC。
現在，將晶體管52納入所述電路。晶體管52的柵極56連接到VCC上，產生了一個激活的n型MOSFET，它像一個二極管那樣工作(即在飽和情況下，晶體管52的電壓降為VDS.transistor52，流過的是一個恒定電流)。這個電壓降定義為VSD.transistor52。這使VSP|in1減小(定義為VSP|in1′)，導致在in1達到VCC之前實現條件VSP|in1′＜VSP|in1。晶體管44的柵極48與源極50之間的所述額外的電壓降使切換電平減小。晶體管52的溝道長度影響到所述切換電平。如果增大晶體管52的柵極長度，則VSD.transistor52也會增大，產生了一個較高的VGS.transistor44，因此更加降低切換電平。對于我們的應用來說，切換電平比VCC低0.3V。
電阻8和26用來降低靜態電流。晶體管10和晶體管18的所述組合在這種工作模式要流過非常多電流。這些電阻可以被調節，以使電路滿足產品ICC規范。然而，這些電阻8和26可能對切換電平和切換電平的過程相關性有些影響。
圖3示出了本發明的一個電路圖。所示的電路具有一個接近GND的切換電平。這個電路包括一端連接到VCC上的電阻60。電阻60的另一端連接到p型MOSFET晶體管62的源極64上。晶體管62的襯底端65連接到VCC上。晶體管62的柵極66連接到晶體管70的柵極74上。晶體管62的漏極68連接到晶體管70的漏極72和柵極66、74上。源極76連接到電阻78上。電阻78的另一端連接到GND上。p型MOSFET晶體管80的源極82連接到VCC上。晶體管80的襯底端88也連接到VCC上。晶體管80的柵極84連接到GND上。晶體管80的漏極86連接到p型MOSFET晶體管90的源極92上。晶體管90的襯底端92連接到VCC上。晶體管90的柵極96連接到漏極68和72上并連接到柵極66和74上。柵極96還連接到n型MOSFET晶體管100的柵極104上。晶體管90的漏極98連接到輸出端108上和連接到晶體管100的漏極102上。源極106連接到輸入端110上。
圖3所示的電路的工作與圖2的工作類似。圖3的所述電路具有一個接近GND的切換電平。這個電路可以與下拉網絡一起使用。
圖2和3中所示的單元可以檢測輸入信號是否接近電壓干線之一。可以將“接近”規定為由晶體管52(圖2)或晶體管80(圖3)引入的一定偏置量。這取決于所述應用所用的是圖2還是圖3的電路。對于在開路時需將信號拉到接近于VCC的應用來說，圖2的電路適用于這個情況。對于在開路時需將信號拉到接近于GND的應用來說，圖3的電路適用于這個情況。本發明的有利特征是防故障部分只用了五個晶體管。
圖4示出了本發明的一個應用。圖4包括連接到輸入端112和114上的差分信號級120。電阻116的一端連接到VDD上，而另一端連接到輸入端114上。電阻118的一端連接到VDD上，而另一端連接到輸入端112上。輸入端112連接到反相器126上。反相器126的輸出端連接到邏輯門130的一個輸入端上，所述邏輯門130例如為一個NAND門。反相器126的輸入端連接到反相器124的輸出端上。反相器124的輸出端連接到反相器124的輸入端上。所述兩個反相器124和126表示圖2或圖3的電路。反相器124例如表示圖2的兩個晶體管10和18。反相器126例如表示晶體管32、44和52。反相器124的輸入端與反相器124的輸出端和與反相器126的輸入端的連接表示在漏極16和20與柵極14、22、34和48之間的連接。反相器126的輸出端表示輸出端42。反相器126的連接到輸入端112上的輸入端表示圖2的輸入端28。輸入端114連接到反相器128上。反相器128以與反相器126連接到反相器124上相同的方式連接到反相器127上。反相器127和128原則上表示與反相器124和126相同的電路。反相器128的輸出端也連接到一個邏輯門130上。邏輯門130對反相器126和反相器128的輸出信號進行組合。邏輯門130的輸出端連接到輸出單元122上。反相器120的輸出端也連接到輸出單元122上。輸出單元122對反相器120和邏輯單元130的輸出信號進行組合，并產生一個公共的輸出信號。
圖4的所述實施例使用了本發明，配以上拉電阻116和118。如果電阻116和118足夠大，這不會影響正常工作。
通過使用反相器的p型MOSFET32的源極36作為輸入端，不再需要有一個極小的p型MOSFET對MOSFET的比。所述級內的小的不平衡足以達到偏離VCC的門限電平。包括反相器124和反相器126的第一防故障級的輸出端和包括反相器127和128的第二防故障級的輸出端連接到邏輯門130的輸入端上，所述邏輯門130對所述輸出信號進行組合，如果需要的話使輸出處于開路防故障狀態。
本發明可以例如在實現低壓差分信號(LVDS)的電特性的高速差分線路接收器內實現。LVDS用來在常用媒體上獲得較高的數據率。LVDS克服了對先前的差分信號技術所能達到的轉換速率的限制和電磁干擾(EMI)的限制。
圖5示出了輸入信號和對于三種不同情況的相應輸出信號。第一種情況是正常情況。在正常情況下，每個輸入引線具有一個限定的輸入電壓。輸出信號與輸入信號相應。
第二種情況示出了在不用本發明的防故障級時的輸入值懸空的情況下的輸出信號。所述輸出信號顯示為一個完全無用的意外信號。
最后一種情況示出了一個輸出信號，其中至少一個輸入信號懸空并且使用了本發明的防故障級。第三種情況示出了一個例子，其中將信號拉到一個高電平，產生了一個可用的輸出信號。
本文獻的以上說明涵蓋了本發明的新的特性和優點。然而，可以理解，本公開在許多方面只是說明性的。在細節上特別是在部件的形狀、尺寸和布置上可以作出許多改變而不超出本發明的范圍。當然，本發明的范圍在其中所述權利要求被表示的語言中進行限定。
權利要求
1.一種用于在數字電路單元的輸入焊盤開路的情況下產生防故障輸出信號的方法，包括在第一反相級(10，18)內提供恒定切換電平；在第二反相級(32，44)內提供取決于輸入焊盤(28)的信號電平的可變切換電平；將第一反相級(10，18)的恒定切換電平與第二級(32，44)的可變切換電平相比較；以及如果第二級(32，44)的切換電平大于恒定切換電平，則在其輸出端(42)上提供輸出信號；以及通過與第二反相器(32，44)串聯的附加電路元件(52)降低第二反相級(32，44)的切換電平，產生與輸入焊盤(28)的開路狀況無關的限定的輸出。
2.一種在數字電路單元的輸入焊盤開路的情況下產生防故障輸出信號的防故障電路，包括用來提供恒定切換電平的第一反相級(10，18)；第二反相級(32，44)，用來提供取決于輸入焊盤(28)的信號電平的可變切換電平，并將第一反相級(10，18)的恒定切換電平與第二級(32，44)的可變切換電平相比較，并且如果第二級(32，44)的可變切換電平大于恒定切換電平，就在其輸出端(42)提供輸出信號；以及與第二反相器(32，44)串聯的附加電路元件(52)，用來降低第二反相級(32，44)的切換電平。
3.權利要求2所述的電路，其中所述第一反相級(10，18)是晶體管級，并且第一反相級(10，18)的晶體管的柵極(14，22)和漏極(16，20)相互連接。
4.權利要求2所述的電路，其中所述第二反相級(32，44)是晶體管級，并且其中第二反相級(32，44)的晶體管的柵極(34，48)相互連接，并且其中晶體管的漏極(40，46)也相互連接。
5.權利要求2所述的電路，其中所述第二反相級(32，44)的柵極(34，48)連接到第一反相級(10，18)的柵極(14，22)上。
6.權利要求2所述的電路，其中所述輸入端(28)連接到第二反相級(34，48)的源極(36)上。
7.權利要求2所述的電路，其中所述輸出端(42)連接到第二反相級(32，44)的漏極(40，46)上。
8.權利要求2所述的電路，其中所述附加電路元件(52)是飽和形式的晶體管。
9.權利要求2所述的電路，其中所述附加電路元件(52)是飽和形式的晶體管，其中所述晶體管(52)的柵極(56)連接到VCC上，源極(58)接地，而限定的信號是高電平信號。
10.權利要求2所述的電路，其中所述附加電路元件(80)是飽和形式的晶體管，其中所述晶體管的柵極(84)接地，源極(82)連接到VCC上，而限定的信號是低電平信號。
11.一種包括輸入端、上拉級(2)、防故障級(4)、信號處理級(6)和輸出端的數字電路單元，其中所述防故障級(4)包含權利要求2至10所述的特征。
全文摘要
一種用于在數字電路單元的輸入焊盤開路的情況下產生防故障輸出信號的方法和電路，所述防故障電路包括用來提供一個恒定切換電平的第一反相級(10，18)；第二反相級(32，44)，用來提供一個取決于輸入焊盤(28)的信號電平的可變切換電平，并將第一反相級(10，18)的恒定切換電平與第二級(32，44)的可變切換電平相比較，以及如果第二級(32，44)的可變切換電平大于恒定切換電平，就在其輸出端(42)提供輸出信號；以及與第二反相器(32，44)串聯的附加電路元件(52)，用來降低第二反相級(32，44)的切換電平。
文檔編號H03K19/007GK1689231SQ03824447
公開日2005年10月26日 申請日期2003年9月19日 優先權日2002年10月21日
發明者A·J·休特辛格 申請人:皇家飛利浦電子股份有限公司