專利名稱：可降低電源/接地彈跳噪聲的輸出緩沖器及其方法
技術領域：
本發明涉及一種應用于數字電路的輸出緩沖器及運用于其上的可降低電源/接地彈跳噪聲的方法。
由于輸出緩沖器701~70n在電源(Vpp)與接地點(Vss)之間有寄生電感L1、L2存在。因此，當部分的輸出緩沖器701~70n的輸出狀態改變時，會有電源/接地彈跳噪聲產生。
舉例來說，假設輸出緩沖器701與702的輸出狀態由低電平轉換至高電平，此時電源(Vpp)會提供驅動電流至輸出緩沖器701與702。然而此瞬間電流的變化會在寄生電感L1上產生瞬間電壓降(ΔV1＝L1·di/dt)，因此造成所有輸出緩沖器701~70n所接收的電源電壓下降為Vpp-ΔV1。假設輸出緩沖器70n-1的輸出狀態一直維持在高電平，此時輸出狀態也會隨著電源電壓下降，此種現象即為電源彈跳(Power Bounce)噪聲。同理，假設輸出緩沖器701與702的輸出狀態由高電平轉換至低電平，此時輸出緩沖器701與702會提供放電電流至接地點。然而此瞬間電流的變化也會在寄生電感L2上產生瞬間電壓降(ΔV2＝L2·di/dt)，因此造成所有輸出緩沖器701~70n所接收的接地電壓上升為Vss+ΔV2。假設輸出緩沖器70n的輸出狀態一直維持在低電平，此時輸出狀態也隨著接地電壓上升，此種現象即為接地彈跳噪聲(Ground Bounce)。而這些電源/接地彈跳噪聲即有可能會造成錯誤的傳遞信號。再者，當越多的輸出緩沖器同時在切換輸出狀態時，其電源/接地彈跳噪聲也會隨之增加。
圖2所示為上述輸出緩沖器的已知電路結構。輸入信號(Dp與Dn)分別耦接至一非門72與74，并且非門的輸出分別耦接至PMOS晶體管mp1與NMOS晶體管mn1的柵極，而PMOS晶體管mp1的源極耦接至電源電壓(Vpp)而漏極耦接至輸出端用以產生輸出信號(Do)。而NMOS晶體管mn1的源極耦接至接地電壓(Vss)而漏極耦接至輸出端。
在已知技術中，為了要在輸出緩沖器上得到高速的執行成效，通常將輸出緩沖器上的MOS晶體管mp1與mn1設計成具有較大的信道寬度來增加其驅動電流以及放電電流的能力。然而具較大電流的MOS晶體管，其等效電阻較低。因此在電源電壓與接地電壓變動時，相對的就會產生出較大的電源/接地彈跳噪聲，輸出端振幅變化太大時極可能會導致誤動作的產生。
若為了要改善電源/接地彈跳噪聲而將輸出緩沖器上的MOS晶體管mp1與mn1設計出具有較小的信道寬度，則會降低MOS晶體管mp1與mn1驅動電流與放電電流的能力，導致傳輸速度不能提升而得到較差的性能(performance)。

發明內容
本發明要解決的技術問題為提供一種可降低電源/接地彈跳噪聲的輸出緩沖器及其方法，在具有高速傳輸特性的同時，還具有低電源/接地彈跳噪聲。
為了解決上述技術問題，本發明提供的可降低電源/接地彈跳噪聲的輸出緩沖器，配合一電源電壓與一接地電壓進行運作，該輸出緩沖器包含一輸出端；多個并聯于該電源電壓與該輸出端間的PMOS晶體管；多個并聯于該接地電壓與該輸出端間的NMOS晶體管；以及一控制電路，耦接至該等PMOS晶體管與該等NMOS晶體管的柵極，其中當該輸出端由一低電平變至一高電平時，該控制電路開啟第一數量的PMOS晶體管，當該輸出端維持在該高電平時，該控制電路開啟一第二數量的PMOS晶體管，而當該輸出端由該高電平變至該低電平時，該控制電路開啟一第三數量的NMOS晶體管，當該輸出端維持在該低電平時，該控制電路則開啟一第四數量的NMOS晶體管，其中該第一數量大于該第二數量，而該第三數量大于該第四數量。
根據上述構想，本發明所述的可降低電源/接地彈跳噪聲的輸出緩沖器中該控制電路可包括一脈沖發生器，用以在該輸出端由該低電平變至該高電平的一第一時間之后，關閉部份PMOS晶體管。
根據上述構想，本發明所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其在該第一時間區段的結束點上，該輸出端上的一電壓值可接近但低于該高電平。
根據上述構想，本發明所述的可降低電源/接地彈跳噪聲的輸出緩沖器中該控制電路包括一脈沖發生器，用以在該輸出端由該高電平變至該低電平的一第二時間之后，關閉部份NMOS晶體管。
根據上述構想，本發明所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其在該第二時間區段的結束點上，該輸出端上的一電壓接近但高于該低電平。
為了解決上述技術問題，本發明又提出一種可降低電源/接地彈跳噪聲的方法，運用于一輸出緩沖器上，該方法包含下列步驟當該輸出緩沖器的一輸出端由一低電平變至一高電平時，提供多個驅動電流路徑至該輸出端；當該輸出緩沖器的該輸出端維持在該高電平時，關閉部分驅動電流路徑；當該輸出緩沖器的該輸出端由一高電平變至一低電平時，提供多個放電電流路徑至該輸出端；以及當該輸出緩沖器的該輸出端維持在該低電平時，關閉部分放電電流路徑。
根據上述構想，本發明所述的可降低電源/接地彈跳噪聲的方法中，該些驅動電流路徑可由多個并聯于一電源電壓與一輸出端間的PMOS晶體管所組成。
根據上述構想，本發明所述的可降低電源/接地彈跳噪聲的方法中，該些放電電流路徑可由多個并聯于一接地電壓與一輸出端間的NMOS晶體管所組成。
根據上述構想，本發明所述的可降低電源/接地彈跳噪聲的方法中，在由該低電平變至該高電平的一第一時間區段的結束點上，該輸出端上的一電壓可接近但低于該高電平。
根據上述構想，本發明所述的可降低電源/接地彈跳噪聲的方法中，在由該高電平變至該低電平的一第二時間區段的結束點上，該輸出端上的一電壓可接近但高于該低電平為了解決上述技術問題，本發明又提出一種可降低電源彈跳噪聲的方法，運用于一輸出緩沖器上，其方法包含下列步驟當該輸出緩沖器的一輸出端由一低電平變至一高電平時，提供多個驅動電流路徑至該輸出端；以及當該輸出緩沖器的該輸出端維持在該高電平時，關閉部分驅動電流路徑。
為了解決上述技術問題，本發明再提出一種可降低接地彈跳噪聲的方法，運用于一輸出緩沖器上，其方法包含下列步驟當該輸出緩沖器的一輸出端由一高電平變至一低電平時，提供多個放電電流路徑至該輸出端；以及當該輸出緩沖器的該輸出端維持在該低電平時，關閉部分放電電流路徑。
由上可見，本實用新型提出的可降低電源/接地彈跳噪聲的輸出緩沖器及其方法，當輸出緩沖器的輸出狀態變化時，能在輸出端提供多個驅動電流路徑或者放電電流路徑，使得輸出狀態可快速到達穩定狀態，而當輸出狀態為穩態時，在輸出端提供高電阻路徑用以作為上拉或者下拉電阻以降低電源/接地彈跳噪聲。
現結合下列附圖
及具體實施例對本發明作詳細說明。
圖2為上述已知輸出緩沖器的電路示意圖。
圖3為本實用新型可降低電源/接地彈跳噪聲的輸出緩沖器的電路示意圖。
圖4為本實用新型輸出緩沖器內各組件的動作時序示意圖。
圖5a、圖5b為本實用新型脈沖發生器的電路實施例。
為了要在輸出緩沖器上得到高速的執行成效，所以當輸出端要轉換輸出狀態時，必須要提供較強的驅動電流至輸出端，因此，本實用新型可在輸出端的狀態改變時提供多個電流路徑至輸出端，作為驅動電流路徑或者放電電流路徑。而為了降低電源/接地彈跳噪聲，在輸出端到達穩態時，提供一較大的上拉電阻或者下拉電阻至輸出端，因此輸出端在穩態時不易因電源電壓或者接地電壓的變動而被影響。
如圖3所示，為了提供較強的驅動電流至輸出端，本實用新型提供了另一個PMOS晶體管mp3并聯于PMOS晶體管mp2，因此，當輸入信號(Dp與Dn)由低電平轉換至高電平時，非門80的輸出由高電平轉換至低電平，因此PMOS晶體管mp2可被開啟。再者，脈沖發生器84收到輸入信號(Dp)由低電平轉換至高電平時，會輸出一第一時間的低電平，然后恢復至其正常電平(高電平)。而在脈沖發生器84輸出為低電平時，PMOS晶體管mp3也會開啟。因此，在輸入信號(Dp與Dn)由低電平轉換至高電平時，PMOS晶體管mp2與mp3將同時被開啟，因而可提供較強的驅動電流，使得輸出狀態快速上拉至高電平的狀態。
同理，為了提供較強的放電電流路徑，本實用新型提供另一個NMOS晶體管mn3并聯于NMOS晶體管mn2，因此，輸入信號(Dp與Dn)由高電平轉換至低電平時，非門82的輸出由低電平轉換至高電平，因此NMOS晶體管mp2可被開啟。再者，脈沖發生器86收到輸入信號(Dn)由高電平轉換至低電平時，其會輸出一第二時間的高電平，然后恢復至其正常電平(低電平)。而在脈沖發生器86輸出為高電平時，NMOS晶體管mn3也會開啟。因此，在輸入信號(Dp與Dn)由高電平轉換至低電平時NMOS晶體管mn2與mn3同時被開啟，因而可提供較強的放電電流路路徑。
圖4所示為本實用新型輸出緩沖器內各組件的動作時序圖。假設在t0時，輸入信號(Dp與Dn)狀態由高電平變為低電平，此時，NMOS晶體管mn2與mn3同時開啟，因此輸出緩沖器具有多個放電電流路徑得以快速的將輸出端狀態由高電平變至低電平。經過第二時間后NMOS晶體管mn3會關閉，此時僅剩下NMOS晶體管mn2開啟。同理，在t1時，輸入信號(Dp與Dn)狀態由低電平變為高電平，此時，PMOS晶體管mp2與mp3同時開啟，因此輸出緩沖器具有多個充電電流路徑得以快速的將輸出端狀態由低電平變至高電平。經過第一時間后PMOS晶體管mp3會關閉，此時僅剩下PMOS晶體管mp2開啟。
依照本實施例，MOS晶體管mp2與mn2設計為具有較小的信道寬度，也即其具有較高的等效電阻值。而第一時間與第二時間的設定皆可根據實際情況來設計。在本實施例中，當輸出狀態升高至高電平或者降到低電平之前即可關閉PMOS晶體管mp3或者NMOS晶體管mn3。因此，在輸入信號狀態轉換時，會有多個電流路徑來提供驅動電流或者放電電流，所以輸出端的傳輸速度可以提升。而在輸入輸出端到達穩態時，由于僅剩下一個高等效電阻的PMOS晶體管mp2或者NMOS晶體管mn2來作為上拉或者下拉功能的電阻，因此，當電源電壓或者接地電壓由于其它輸出緩沖器狀態改變時所導致的電壓波動時，本實用新型的輸出緩沖器受到影響的影響不太。也就是說，本實用新型的輸出緩沖器能夠有效的降低電源/接地彈跳噪聲。
當然，為了要提供更強大的驅動電流以及放電電流路徑，本實用新型并不限定PMOS晶體管與NMOS晶體管的并聯數目。設計者當可根據輸出緩沖器所需的特性來決定并聯的PMOS晶體管與NMOS晶體管的數目以及其關閉的次序。
圖5a、圖5b所示為脈沖發生器84與86的一電路實施例。圖5a為產生第一時間低電平的脈沖發生器。輸入信號(Dp)輸入至延遲組件(其可由奇數個非門串接而成)842與緩沖閘846，而延遲組件842與緩沖閘846的輸出端耦接至與非門848，因此，在正常狀態，與非門848的輸出為高電平，僅有在輸入信號(Dp)由低電平變至高電平時，與非門848可輸出第一時間的低電平，之后又恢復為高電平，而第一時間的長度可由增減延遲組件內非門的數目來決定。
圖5b為產生第二時間高電平的脈沖發生器。輸入信號(Dn)輸入至延遲組件(其可由奇數個非門串接而成)862與緩沖閘866，而延遲組件862與緩沖閘866的輸出端耦接至或非門868，因此，在正常狀態，或非門868的輸出為低電平，僅有在輸入信號(Dn)由高電平變至低電平時，或非門868可輸出第二時間的高電平，之后又恢復為低電平，而第二時間的長度也可由增減延遲組件內非門的數目來決定。
綜上所述，可見本發明的優點在于提出了一可降低電源/接地彈跳噪聲的輸出緩沖器及其方法。當輸出緩沖器的輸出狀態變化時，在輸出端提供多個驅動電流路徑或者放電電流路徑，使得輸出狀態可快速到達穩定狀態。本發明的又一優點在于提出了一可降低電源/接地彈跳噪聲的輸出緩沖器及其方法。當輸出狀態為穩態時，在輸出端提供高電阻路徑用以作為上拉或者下拉電阻以降低電源/接地彈跳噪聲。
雖然本發明已以較佳實施例公開如上，然其并非用以限定本發明，熟習該技術的人士在本發明基礎上所作的等同變化和修飾，都應在本專利申請的保護范圍之內。
權利要求
1.一種可降低電源/接地彈跳噪聲的輸出緩沖器，配合一電源電壓與一接地電壓進行運作，該輸出緩沖器包含一輸出端；多個并聯于該電源電壓與該輸出端間的PMOS晶體管；多個并聯于該接地電壓與該輸出端間的NMOS晶體管；以及一控制電路，耦接至該等PMOS晶體管與該等NMOS晶體管的柵極，其中當該輸出端由一低電平變至一高電平時，該控制電路開啟第一數量的PMOS晶體管，當該輸出端維持在該高電平時，該控制電路開啟一第二數量的PMOS晶體管，而當該輸出端由該高電平變至該低電平時，該控制電路開啟一第三數量的NMOS晶體管，當該輸出端維持在該低電平時，該控制電路則開啟一第四數量的NMOS晶體管，其中該第一數量大于該第二數量，而該第三數量大于該第四數量。
2.如權利要求1所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其特征在于所述的控制電路包括一脈沖發生器，用以在該輸出端由該低電平變至該高電平的一第一時間之后，關閉部份PMOS晶體管。
3.如權利要求2所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其特征在于在所述的第一時間區段的結束點上，該輸出端上的一電壓值接近但低于該高電平。
4.如權利要求1所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其特征在于所述的控制電路包括一脈沖發生器，用以在該輸出端由該高電平變至該低電平的一第二時間之后，關閉部份NMOS晶體管。
5.如權利要求4項所述的可降低電源/接地彈跳噪聲的輸出緩沖器，其特征在于在所述的第二時間區段的結束點上，該輸出端上的一電壓接近但高于該低電平。
6.一種可降低電源/接地彈跳噪聲的方法，運用于一輸出緩沖器上，其特征在于包含下列步驟當該輸出緩沖器的一輸出端由一低電平變至一高電平時，提供多個驅動電流路徑至該輸出端；當該輸出緩沖器的該輸出端維持在該高電平時，關閉部分驅動電流路徑；當該輸出緩沖器的該輸出端由一高電平變至一低電平時，提供多個放電電流路徑至該輸出端；以及當該輸出緩沖器的該輸出端維持在該低電平時，關閉部分放電電流路徑。
7.如權利要求6所述的可降低電源/接地彈跳噪聲的方法，其特征在于所述的驅動電流路徑是由多個并聯于一電源電壓與一輸出端間的PMOS晶體管所組成。
8.如權利要求6所述的可降低電源/接地彈跳噪聲的方法，其特征在于所述的放電電流路徑是由多個并聯于一接地電壓與一輸出端間的NMOS晶體管所組成。
9.一種可降低電源彈跳噪聲的方法，運用于一輸出緩沖器上，其特征在于包含下列步驟當該輸出緩沖器的一輸出端由一低電平變至一高電平時，提供多個驅動電流路徑至該輸出端；以及當該輸出緩沖器的該輸出端維持在該高電平時，關閉部分驅動電流路徑。
10.一種可降低接地彈跳噪聲的方法，運用于一輸出緩沖器上，其特征在于包含下列步驟當該輸出緩沖器的一輸出端由一高電平變至一低電平時，提供多個放電電流路徑至該輸出端；以及當該輸出緩沖器的該輸出端維持在該低電平時，關閉部分放電電流路徑。
全文摘要
本發明提出一種可降低電源/接地彈跳噪聲的輸出緩沖器及其方法。包含多個并聯于該電源電壓與該信號輸出端間的PMOS晶體管;多個并聯于該接地電壓與該信號輸出端間的NMOS晶體管;以及一控制電路。當輸出緩沖器的輸出狀態變化時,在輸出端提供多個驅動電流路徑或者放電電流路徑,使得輸出狀態可快速到達穩定狀態。當輸出狀態為穩態時,在輸出端提供高電阻路徑用以作為上拉或者下拉電阻用以降低電源/接地彈跳噪聲。
文檔編號H03K19/0175GK1375934SQ02107399
公開日2002年10月23日 申請日期2002年3月20日 優先權日2002年3月20日
發明者張棋 申請人:威盛電子股份有限公司