專利名稱：具有可變輸出頻率的pll電路的制作方法
技術領域：
本發明涉及具有可變輸出頻率的鎖相環(PLL)電路，具體地說，涉及這種PLL電路的改進，使具有可以調節的輸出頻率。


圖1表示普通的PLL電路，它包括VCO41、以數目N分頻VCO41之輸出信號從而輸出N-分頻信號的N-分頻器47、基準頻率振蕩器46、以數目R分頻所述基準頻率從而輸出R-分頻信號的R-分頻器45、用于儲存數目N的寄存器48、用于儲存數目R的寄存器49、用于比較N-分頻信號相位和R-分頻信號相位的相位比較器44、用于接收相位比較器44之比較結果的電荷泵43，以及環路濾波器(低通濾波器)42，用于使電荷泵43輸出中的低頻成分通過，以產生對VCO41的控制電壓。因此，在所述PLL電路中形成一個負反饋環路。
來自環路濾波器42的控制信號實際上是N-分頻器47輸出相位與R-分頻器45輸出相位之間差值的積分信號。在比如移動電話中的調制或解調過程中，VCO41的輸出頻率被用作本機振蕩頻率信號。
用于對來自N-分頻器47中的VCO41的輸出分頻的數目N被儲存在寄存器48中，所述寄存器48從安置在PLL電路外面的CPU接收所述數目N。
通常將溫度補償晶體振蕩器(TCXO)用作所述的基準頻率振蕩器46。用于對R-分頻器45中的基準頻率分頻的數目R被儲存在寄存器49中，所述寄存器49從外部CPU接收所述數目N。在選通信號的定時時刻，將數目N和R送至PLL電路。
PLL電路的負反饋環路使它的輸出振蕩頻率鎖定在一個由基準頻率與數目N和R所定義的特定頻率下。具體地說，VCO41的輸出振蕩頻率fVCO由基準頻率ftCXO與數目N和R的函數表示如下fVCO＝N×ftCXO/R (1)一般地說，有如上述者，除了VCO41和基準頻率振蕩器46之外，可將所述PLL電路的各電子組件集成在一個單個的LSI或者LSI的“船”中。基準頻率振蕩器46不以LSI的形式被集成的原因在于，不能將晶體振蕩器設置于LSI中，而且沒有晶體振蕩器就不能制造出具有溫度補償輸出頻率的精確頻率振蕩器。
現有技術中不以LSI形式集成VCO41的原因是，VCO的輸出頻率會因周圍溫度的波動及其各個元件特性的變化和消減，以及為補償所述溫度特性而調節LSI中的輸出頻率等而明顯地波動，因而難于實現精確的振蕩頻率。因此，通常將VCO41安置在專用的插件中，在安裝之前調節它，以產生一個精確的頻率范圍，并且具有適宜的溫度特性，然后再將它作為被置于LSI外部的專用元件被安裝在PLL電路中。
當前，有一些以LSI形式安裝VCO的建議。比如，IEEE RadioFrequency Integrated Circuits Symposium文集第65-68頁的J.M.Mourant，J.Imboronen和Teksbury的題為“A Low Phase Noise Monolithic VCO inSiGe BiCMOS”論文敘述了圖2所示的VCO。圖3示出圖2VCO的簡化等效電路圖。應予說明的是，圖3只示出圖2等效電路的一端，具有LSI中一般所用的典型差分振蕩器的結構。
圖2所示的差分振蕩器包括多對pMOS晶體管M00和M10，M01和M11，M02和M12以及M03和M13，其中每對pMOS晶體管的源極和漏極連在一起，形成串聯的MOS電容器對。將控制電壓CONT0、CONT1、CONT2或CONT3加到每一對晶體管的公共源極和漏極上，以改變每個MOS電容器的電容值，從而形成可變電容器。圖3中由參考符號C0、C1、C2和C3表示這些可變電容器。
一對二極管D04和D14的陰極與各個pMOS晶體管的柵極相連，陽極連在一起。將電位比VCC低的調諧電壓信號TUNE加給二極管D04和D14的陽極，使二極管D04和D14反向偏置，從而形成另一對具有可變電容的電容器，由圖3中的參考符號C4表示。
設置一對雙極型晶體管Q01和Q11，每一的基極被加給一個電壓，各是由電容器C05或C15和電抗線圈L12或L02對另一個雙極型晶體管的集電極電壓的分壓。因而，每一個雙極型晶體管Q01和Q11具有由圖3中的符號Q1表示的負電阻-R。一對線圈L01和L11接在電源線VCC與每個pMOS晶體管的柵極之間，對應于圖3中的電感L1。
圖3中的電感L1和可變電容器CO到C4構成并聯諧振電路。
通過在各雙極型晶體管中實現負電阻-R，抵消了圖3中可變電容器CO至C4以及電感L1的電阻分量的總電阻，使所述并聯諧振電路按諧振頻率fOSC振蕩fOSC＝1/{2π(L1×(C0+C1+C2+C3+C4))1/2} (2)雖然由設在LSI中的線圈實現電感L1，并且不能控制它的值，但可以通過控制加給可變電容器C0至C3的控制電壓CONT0、CONT1、CONT2和CONT3，以及加給可變電容器C4的調諧電壓TUNE，可以改變諧振頻率fOSC。
參照圖4，在其它可變電容器中間，隨著所述反向偏壓的增大，由于P-N結附近阻擋層的減少，可變電容器C4單調地減小。具體地說，可變電容器C4以反向偏壓的平方根成反比地減小。所述反向偏壓產生于VCC電壓與加給圖2中二極管D04和D14的陽極的調諧電壓TUNE之間。于是隨著調諧電壓TUNE的減小，諧振頻率減小，并隨調諧電壓的增加而增大。
圖4所示的每一個可變電容器C0至C3在處于偏壓V1與V0之間的閾值電壓下在低電容值Clow與高電容值Chigh之間突然地變化。對于每一個可變電容器C0至C3而言，這些電容值Clow與Chigh是固定的。因此，通過給各MOS電容器加以柵壓V0或V1，可以控制每個可變電容器具有二進制的值。
四對MOS電容器的晶體管尺寸與其它對的晶體管尺寸不同，其中所述具有特定次序的MOS電容器，如M01或M11的晶體管尺寸是具有相鄰次序MOS電容器，即M00或M10的晶體管尺寸的兩倍。
圖5表示通過控制加給各可變電容器C0至C3的4位控制信號以及控制調諧電壓所達到的可變頻率范圍。四個控制信號CONT0至CONT3一個四位碼的每一位或者結合的控制信號對應，其中對于可變電容器C0的CONT0對應于最小有效位控制信號，而對于可變電容器C3的CONT3對應于最大有效位控制信號。對于每個碼來說，由雙箭號線表示的可變頻率范圍對應于可變電容器C4的可變范圍。如圖5所示，通過改變從“0000”到“1111”所選擇的碼，可以分16步由受到控制的調諧電壓逐步改變振蕩頻率fOSC，以便在所述16步的每一步連續地改變所述振蕩頻率。
上述論文敘述了實現VCO以LSI方式安置并具有可變振蕩頻率。在所述的VCO中，可以通過調節加給可變電容器C4的電壓及加給可變電容器C0至C3的控制電壓，控制輸出的振蕩頻率。然而，該論文并未記載檢測因溫度的波動或VCO各電子元件特性的改變或消弱，而致VCO的輸出振蕩頻率偏離特定頻率，以及將所述振蕩頻率控制在所述特定頻率的方法。
本發明提供一種鎖相環(PLL)電路，包括基準頻率發生器，用于產生具有基準頻率的基準頻率信號；壓控振蕩器(VCO)，它包含第一和第二可變電容器，所述VCO按取決于第一和第二可變電容的振蕩頻率振蕩；第一分頻器，以第一數目對所述振蕩頻率分頻，輸出第一頻率信號；相位比較器，用于使第一頻率信號的相位與基準頻率信號的相位比較，輸出一個比較結果信號；調諧信號發生部分，用以接收所述比較結果信號，輸出一個調諧信號，該調諧信號控制所述第一可變電容器；頻率控制單元，用以產生控制第二可變電容器的控制信號；以及鎖定檢測部分，用以檢測所述振蕩頻率關于基準頻率的鎖定，依據鎖定檢測部分的鎖定檢測，頻率控制單元根據所述調諧信號、第一數目及基準頻率檢測振蕩頻率對標準振蕩頻率的偏差，根據測得的偏差，頻率控制單元修正所述控制信號。
按照本發明的PLL電路，依據PLL電路相對于基準頻率的鎖定，可以根據所述頻率控制單元測得的調諧信號，通過對第二可變電容器調節控制信號，修正輸出振蕩頻率的偏差。另外，可將VCO集成在LSI中，同時能夠補償因溫度波動或LSI各元件特性的變化或消弱所引起的輸出振蕩頻率的偏差。
從以下參照附圖的描述，將使本發明的上述以及其它目的、特點和優點愈為清晰。
來自低通濾波器12的調諧信號實際上是N-分頻器17輸出的相位與R-分頻器15輸出的相位之間的差的積分信號。VCO11的輸出頻率在比如移動電話中的調制或解調過程中被用為本機振蕩信號。
N-分頻器17中用于對VCO11的輸出頻率分頻的數目N被儲存在寄存器18內，該寄存器從被置于PLL電路10外面的CPU接收數目N。用于對基準頻率分頻的數目R被儲存在寄存器19內，該寄存器從所述CPU接收數目R。在選通信號的定時時刻，將數目N和R送給PLL電路10。
除以下所述之外，本實施例的PLL電路10與圖1的PLL電路相似PLL電路10包括圖2所示的VCO11；PLL電路10包括頻率控制單元20，分別接收來自所述環路濾波器12的電壓信號和調諧信號、來自寄存器18和19的數目N和R，將4位控制信號CONT0至CONT3輸出給VCO11，用以控制VCO11的輸出振蕩頻率。
頻率控制單元20監視調諧電壓TUNE，以控制振蕩頻率。圖7表示調諧電壓TUNE與振蕩頻率之間的關系，其中的#3曲線說明關于基準頻率和數目N及R為最適宜之頻率的情況，#1曲線說明最高振蕩頻率的情況，#2曲線說明最低振蕩頻率的情況。這些曲線中，振蕩頻率隨調諧電壓的增大而單調地降低，即如前面所說的那樣。
如圖7所示，在#3曲線所示的最適宜振蕩頻率的情況下，通過使調諧電壓等于Vc而得到標準的振蕩頻率或中心頻率fc。如果知道了來自基準頻率振蕩器16的基準頻率，則可根據公式(1)從說明N和R計算頻率fc。因此，可預先計算與中心頻率fc對應的調諧電壓Vc。
設定在振蕩頻率鎖定為fc時，VCO11的振蕩頻率從#3曲線偏離至#1曲線，則調諧電壓TUNE設定為比Vc高的Vc1。另一方面，如果在振蕩頻率鎖定為fc時，VCO11的振蕩頻率從#3曲線偏離至#2曲線，則調諧電壓TUNE設定為比Vc低的Vc2。
換句話說，如果調諧電壓TUNE高于Vc，則認為振蕩頻率比所述最適宜的情況高，相反，如果調諧電壓TUNE低于Vc，則認為振蕩頻率比所述最適宜的情況低。本實施例即采用這一原則。
參照圖8，頻率控制單元20包括頻率計算部分21，用以接收數目N和R的數據，以依據基準頻率及公式(1)從它們計算標準(中心)振蕩頻率；設定單元計算部分22，用于根據比如圖7所示的#3曲線，從算得的標準振蕩頻率fc計算設定單元Vc；比較器23，用于將環路濾波器12的調諧電壓TUNE與所述設定電壓Vc比較；以及處理部分24，用于根據比較的結果調節4位控制信號CONT0-CONT3，將所調節的控制信號送至VCO11。
在CPU中實現所述頻率計算部分21。在CPU中實現，或者可以由ROM或D/A變換器實現所述設定電壓計算部分22。比較器23使環路濾波器12的調諧電壓TUNE與所述設定電壓Vc比較，以判斷調諧電壓TUNE究竟是比設定電壓Vc高還是低，從而所述處理部分24判斷應該減小還是應該提高振蕩頻率，下面將予詳述。
參照圖9，處理部分24等待選通信號的發生，并在步驟S100響應選通信號，同時將控制信號設定在“1000”或810，并對控制信號設定初始增量“D”為410(步驟S110)。所選擇的控制信號“1000”是“1111”與“0000”之間的中值，反之，所選擇的增量410對應于所述4位控制信號所實現的16步的1/4。
緊接著，處理部分24等待PLL電路的鎖定，并在步驟S120響應鎖定，同時在步驟S130判斷環路濾波器12的調諧電壓TUNE究竟是比設定電壓Vc高還是低。如果調諧電壓TUNE高于設定電壓Vc，意味著當前的VCO11振蕩頻率偏向高頻，則處理部分24使控制信號從當前值，或者說從“1000”減小規定的增量“D”，從而在步驟S140降低VCO11的振蕩頻率。
另一方面，如果在步驟S130，環路濾波器12的調諧電壓TUNE低于設定電壓Vc，意味著當前的振蕩頻率偏向低頻，則處理部分24使控制信號從當前值，或者說從“1000”增大規定的增量“D”，從而在步驟S150提高VCO的振蕩頻率。
接下去，處理部分24在步驟S160判斷所述增量“D”是否等于I10。如果所述增量“D”是I10，則處理部分24結束處理。如果所述增量“D”大于I10，則處理部分24在步驟S180使所述增量“D”減小一半，并返回步驟S120，從而重復步驟S120至S160，直至判定所述增量“D”被設為I10。
只要PLL被供電就重復上述處理，使控制信號被設定為適宜的值，以將環路濾波器12的調諧電壓TUNE控制在設定接近電壓Vc的范圍內，從而使VCO的振蕩頻率被控制在適宜的范圍內。
在上述實施例的改型中，在PLL被供電之后，對單獨一個環實行圖9所示的工作過程，并將獲得最適宜頻率的控制信號儲存在存儲器內。這之后，只要PLL被供電，就利用所存儲的控制信號，得到輸出振蕩頻率。
參照圖10，本發明第二實施例PLL電路中的頻率控制單元20A包括信號處理器34和模數(A/D)轉換器35。將圖6中環路濾波器12的調諧電壓送給A/D轉換器35，以便作為數字信號被送至信號處理器34。
直接將寄存器18和19中所存的數目N和R數據送給信號處理器34。信號處理器34對圖3的頻率控制單元類似地進行譬如圖9所示的處理。
上述各實施例的PLL電路補償因溫度波動及所述PLL電路各電子元件的變化或消弱所引起的振蕩頻率的偏差。因而，可將本發明的PLL電路集成為LSI形式。而不會喪失輸出振蕩頻率的精度。
由于上述各實施例只是作為舉例而描述的，所以本發明并不限于上述實施例，對于熟悉本領域的人了說，很容易做出各種改型或變化，而不致脫離本發明的范圍。
權利要求
1.一種鎖相環(PLL)電路，包括基準頻率發生器，用于產生具有基準頻率的基準頻率信號；壓控振蕩器(VCO)，它包含第一和第二可變電容器，所述VCO以基于所述第一和第二可變電容器的振蕩頻率振蕩；第一分頻器，以第一數目對所述振蕩頻率分頻，輸出第一頻率信號；相位比較器，用于使第一頻率信號的相位與基準頻率信號的相位比較，輸出一個比較結果信號；調諧信號發生部分，用以接收所述比較結果信號，輸出一個調諧信號，該調諧信號控制所述第一可變電容器；頻率控制單元，用以產生控制第二可變電容器的控制信號；所述頻率控制單元根據所述調諧信號、所述第一數目和所述基準頻率檢測所述振蕩頻率對標準振蕩頻率的偏差，所述頻率控制單元根據所述測得的偏差修正所述控制信號。
2.按照權利要求1所述的PLL電路，其特征在于，所述頻率控制單元包括標準頻率計算部分，用于根據所述第一數目及所述基準頻率計算所述標準振蕩頻率；設定電壓計算部分，用于根據所述標準振蕩頻率計算設定電壓；電壓比較器，用于使所述調諧信號與所述設定電壓比較；以及信號處理部分，用于根據所述比較器的比較結果修正所述控制信號。
3.按照權利要求2所述的PLL電路，其特征在于，將所述設定電壓和所述調諧信號作為數字信號輸入給所述比較器。
4.按照權利要求1所述的PLL電路，其特征在于，所述基準頻率發生器包括用于產生初始頻率的基準頻率振蕩器，以及第二分頻器，用于以第二數目對所述初始頻率分頻，以輸出所述基準頻率信號。
5.按照權利要求4所述的PLL電路，其特征在于，在選通信號的定時時刻，從外部CPU提供所述第一和第二數目。
6.按照權利要求1所述的PLL電路，其特征在于，所述調諧信號發生部分包括一個電荷泵，用于響應所述比較結果信號，將電荷儲存在它的輸出線上/從它的輸出線送出電荷，和一個低通濾波器，用于通過所述輸出線上傳送的信號的低頻成分。
7.按照權利要求1所述的PLL電路，其特征在于，所述第二可變電容器包括具有不同電容值的多個可變電容組件。
8.按照權利要求1所述的PLL電路，其特征在于，還包括鎖定檢測部分，用于檢測所述振蕩頻率關于所述基準頻率的鎖定，其中基于所述鎖定檢測部分的鎖定檢測，所述頻率控制單元檢測所述振蕩頻率的偏差。
9.一種控制鎖相環(PLL)電路的方法，所述PLL電路包括壓控振蕩器(VCO)，所述VCO以基于第一和第二可變電容器的振蕩頻率振蕩，所述方法包括如下步驟根據控制所述第一可變電容器的調諧電壓判斷所述振蕩頻率是否高于標準振蕩頻率；根據所述判斷對所述第二可變電容器修正控制電壓。
10.按照權利要求9所述的方法，其特征在于，所述判斷步驟包括以下各步根據所述基準頻率計算標準振蕩頻率；根據所述基準頻率計算設定電壓；使所述調諧電壓與所述設定電壓比較。
11.按照權利要求10所述的方法，其特征在于，所述標準振蕩頻率計算步驟使用根據所述基準頻率和所述第一可變電容器的特性繪制的標準振蕩頻率與調諧電壓的關系曲線。
12.按照權利要求9所述的方法，其特征在于，重復所述步驟，直至由所述VCO得出所述標準振蕩頻率。
13.按照權利要求12所述的方法，其特征在于，只要所述PLL電路被供電，在得到所述標準振蕩頻率之后，就重復所述步驟。
14.按照權利要求12所述的方法，其特征在于，在得到所述標準振蕩頻率之后，將所述標準振蕩頻率儲存在存儲器中。
15.按照權利要求9所述的方法，其特征在于，在檢測關于基準頻率鎖定所述振蕩頻率的時刻進行所述判斷步驟。
全文摘要
一種鎖相環(PLL)電路,包括:壓控振蕩器(VCO),它具有包含由反偏置二極管組成之第一電容器和由多個MOS電容器組成之第二電容器的并聯諧振電路。在振蕩頻率關于基準頻率鎖定時,根據控制第一可變電容器的調諧電壓檢測所述振蕩頻率是否有偏差。通過因溫度波動等而觀察到偏差,則控制第二可變電容器的電壓,以補償所述偏差。
文檔編號H03L7/08GK1365190SQ0210156
公開日2002年8月21日 申請日期2002年1月9日 優先權日2001年1月9日
發明者市原正貴 申請人:日本電氣株式會社