多模式開關電容電路的制作方法
【專利摘要】公開了一種多模式開關電容電路，包括一個飛電容、兩個輸出電容、七個晶體管和三個襯底選擇電路。通過控制七個晶體管的導通和關斷，該開關電容電路可以工作于正負1倍模式或正負0.5倍模式，在兩個輸出電容上提供正負1倍電源電壓或正負0.5倍電源電壓。
【專利說明】
多模式開關電容電路
技術領域
[0001]本發明涉及電子電路裝置，更具體但是并非排它地涉及多模式開關電容電路。
【背景技術】
[0002]圖2示出一款現有的(參考ZL200910308523.1號專利說明書的附圖7)多模式電荷栗電路202，包括開關SI?S7和電容Cl?C3。通過控制開關SI?S7的導通關斷，該多模式電荷栗可以工作于IX模式或0.5X模式，在輸出電容C2和C3上提供正負I倍電源電壓(VDD)或正負0.5倍電源電壓。該專利雖然給出了多模式電荷栗的原理圖，但并未給出具體電路圖。
[0003]在集成電路領域，通常使用MOS器件實現開關SI?S7。由于MOS器件/晶體管以分為P溝道MOS器件(簡稱PMOS)和N溝道MOS器件(簡稱NMOS)。不同器件類型對應不同驅動方式和不同電阻率(相同版圖面積)，選擇合適的MOS類型實現開關SI?S7是本領域技術人員面臨問題之一。其次，由于MOS是四端器件，包括柵極(又稱控制端)、漏極(第一端或者第二端)、源極(第二端或者第一端)和襯底端，如何優化地控制柵極實現最小導通電阻，如何控制優化地控制襯底端，防止寄生二極管非正常導通，是本領域普通技術人員面臨的又一難題。

【發明內容】

[0004]考慮到現有技術中的一個或多個問題，提供了一種一種多模式開關電容電路，包括，第一電源端，用以接收第一電源;接地端，用以耦接至地電勢;第一電容，具有第一端和第二端;第二電容，具有第一端和第二端，其第二端耦接至所述接地端;第三電容，具有第一端和第二端，其第二端耦接至所述接地端;第一晶體管，為PMOS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電源端，其第二端耦接至所述第一電容第一端，其襯底端耦接至所述第一電源端;第二晶體管，為匪OS晶體管，具有具有控制端、第一端、第二端和襯底端，其第一端耦接至所述接地端，其第二端耦接至所述第一電容第一端，其襯底端耦接至所述接地端;第三晶體管，為PMOS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電源端，其第二端耦接至所述第二電容第一端，其襯底端耦接至所述第一電源端;第四晶體管，為匪OS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電容第一端，其第二端耦接至所述第三電容第一端;第一襯底選擇電路，具有第一端、第二端和選擇端，其選擇端耦接至所述第四晶體管襯底端，其第一端耦接至所述第四晶體管第二端，其第二端耦接至所述接地端;第五晶體管，為NMOS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電容第二端，其第二端耦接至所述第三電容第一端;第二襯底選擇電路，具有第一端、第二端和選擇端，其選擇端耦接至所述第五晶體管襯底端，其第一端耦接至所述第五晶體管第二端，其第二端耦接至所述第二電容第一端;第六晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電容第二端，其第二端耦接至所述接地端;第三襯底選擇電路，具有第一端、第二端和選擇端，其選擇端耦接至所述第六晶體管襯底端，其第一端耦接至所述第六晶體管第二端，其第二端耦接至所述第二電容第一端；以及第七晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電容第二端，其第二端耦接至所述第二電容第一端，其襯底耦接至所述第二電容第一端。
[0005]本發明提供的開關電容電路，通過控制七個晶體管的導通和關斷，該開關電容電路可以工作于正負I倍模式或正負0.5倍模式，在兩個輸出電容上提供正負I倍電源電壓或正負0.5倍電源電壓。
【附圖說明】
[0006]下面將參考附圖詳細說明本發明的【具體實施方式】，其中相同的附圖標記表示相同的部件或特征。
[0007]圖1示出根據本發明一個實施例的開關電容電路100的電路示意圖；
[0008]圖2示出現有的多模式電荷栗電路202的電路示意圖；
[0009]圖3示出根據本發明一個實施例的襯底選擇器300的電路示意圖；
[0010]圖4示出根據本發明一個實施例的電平轉換電路400的電路示意圖；
[0011 ]圖5不出根據本發明一個實施例的開關電容電路500的電路不意圖。
【具體實施方式】
[0012]在下文的特定實施例代表本發明的示例性實施例，并且本質上僅為示例說明而非限制。在以下描述中，為了提供對本發明的透徹理解，闡述了大量特定細節。然而，對于本領域普通技術人員顯而易見的是:這些特定細節對于本發明而言不是必需的。在其他實例中，為了避免混淆本發明，未具體描述公知的電路、材料或方法。
[0013]在說明書中，提及“一個實施例”或者“實施例”意味著結合該實施例所描述的特定特征、結構或者特性包括在本發明的至少一個實施例中。術語“在一個實施例中”在說明書中各個位置出現并不全部涉及相同的實施例，也不是相互排除其他實施例或者可變實施例。本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。此外，本領域普通技術人員應當理解，在此提供的示圖都是為了說明的目的，并且示圖不一定是按比例繪制的。應當理解，當稱“元件” “連接至IJ”或“耦接”到另一元件時，它可以是直接連接或耦接到另一元件或者可以存在中間元件。相反，當稱元件“直接連接到”或“直接耦接到”另一元件時，不存在中間元件。相同的附圖標記指示相同的元件。當稱“元件” “接收”某一信號時，可以使直接接收，也可以通過開關、電阻、電平位移器、信號處理單元等接收。這里使用的術語“和/或”包括一個或多個相關列出的項目的任何和所有組合。
[0014]圖1示出根據本發明一個實施例的開關電容電路100的電路示意圖。開關電容電路100包括:第一電源端TI，用以接收第一電源VDD;接地端TG，用以耦接至地電勢GND;第一電容Cl，又稱飛電容Cl，具有第一端和第二端;第二電容C2，具有第一端和第二端，其第一端提供負電源VNN，其第二端耦接至接地端TG;第三電容C3，具有第一端和第二端，其第一端提供正電源VPP，其第二端耦接至接地端TG。開關電容電路100還包括第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管、第六晶體管M6、第七晶體管M7、第一襯底選擇電路SS1、第二襯底選擇電路SS2和第三襯底選擇電路SS3。開關電容電路100還可以進一步包括晶體管Ml?M7的驅動電路DI?D7，驅動電路DI?D7各自的輸入端分別接收一個邏輯信號，輸出端各自提供一個控制信號以控制晶體管Ml?M7導通或關斷。在一個實施例中，第一電源的電壓為1.8V，正電源VPP的電壓為1.8V(1X模式)或者0.9V(0.5X模式)，負電源VNN的電壓為_1.8V(1X模式)或者-0.9V(0.5X模式)。在另外一個實施例中第一電源的電壓為
1.2V甚至更低，正電源VPP的電壓為1.0V(IX模式)或者0.5V(0.5X模式)，負電源VNN的電壓為-1.(^(1乂模式)或者-0.5￥(0.5乂模式)。
[0015]第一晶體管Ml，為PMOS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至第一電源端Tl以接收第一電源VDD，其第二端耦接至第一電容Cl第一端，其襯底端耦接至第一電源端Tl。采用PMOS晶體管實現第一晶體管M1，可以簡化其驅動電路的設計。第一驅動電路D1，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至第一電源端VTl以接收第一電源VDD，其低電源端耦接至第二電容C2第一端(以下簡稱負電源端)以接收負電源VNN。相比于耦接至接地端TG，將第一驅動電路Dl的低電源端耦接至第二電容C2第一端，可以使得第一晶體管Ml獲得更大的柵極源級電壓差，進而減小第一晶體管Ml的導通電阻。
[0016]第二晶體管M2，為匪OS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至第一電容Cl第一端，其第二端耦接至接地端TG，其襯底端耦接至接地端TG。采用NMOS晶體管實現第二晶體管M2，可以簡化其驅動電路的設計的同時(在相同版圖面積下)獲得更小的導通電阻。第二驅動電路D2，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至第一電源端Tl以接收第一電源VDD或者第二電源端T2以接收第二電源VCC，其低電源端耦接至接地端TG。第二電源VCC的電壓大于第一電源VDD的電壓。在一個實施例中，第二電源VCC的電壓為2.5V或者3.3V。由于第二電源VCC的電壓高于第一電源VDD的電壓，相比于耦接至第一電源端Tl，將第二驅動電路D2的高電源端耦接至第二電源端T2，可以使得第二 NMOS晶體管M2獲得更大的柵極源級電壓差，進而減小第二晶體管M2的導通電阻。
[0017]第三晶體管M3，為PMOS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至第一電源端Tl以接收第一電源VDD，其第二端耦接至第三電容C3第一端(以下簡稱正電源端)，其襯底耦接至第一電源端Tl。第三驅動電路D3，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至第一電源端Tl以接收第一電源VDD，其低電源端耦接至接地端TG，其輸出端耦接至第三晶體管M3的控制端。由于第三晶體管僅用于對第三電容C3充電，而不會用于Cl?C3間的電荷轉移，通過增加柵極源極電壓差減小第三晶體管M3的導通電阻并不能明顯提高效率。因此，將第三驅動電路D3的低電源端連接至低于GND的電勢(例如負電源VNN)并不能增加效率。相反，由于開關電容電路100將第一電源VDD轉換為負電源VNN會消耗能量，將第三驅動電路D3的低電源端連接至負電源VNN，反而會增加開關電容電路100的功耗，即降低電路整體的效率。
[0018]第四晶體管M4，為匪OS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至第一電容Cl第一端，其第二端耦接至第三電容C3第一端。第四驅動電路D4，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至第一電源端Tl以接收第一電源VDD或者第二電源端T2以接收第二電源VCC，其低電源端耦接至接地端TG，其輸出端耦接至第四晶體管M4的控制端。由于第二電源VCC的電壓高于第一電源VDD的電壓，相比于耦接至第一電源端Tl，將第四驅動電路D4的高電源端耦接至第二電源端T2，可以使得第四晶體管M4獲得更大的柵極源級電壓差，進而減小第四晶體管M4的導通電阻。
[0019]第一襯底選擇電路SSl，具有第一端、第二端和選擇端，其選擇端耦接至第四晶體管M4的襯底端，其第一端耦接至第四晶體管M4第二端，其第二端耦接至接地端TG。為防止第四晶體管M4襯底寄生二極管的導通，在正負I倍模式下，需要將第四晶體管M4襯底端耦接至接地端TG或者第四晶體管M4的第一端，以防止襯底寄生的二極管導通產生漏電。在正負0.5倍模式下:當第四晶體管M4關斷時候，需要將第四晶體管M4襯底端耦接至接地端或者第四晶體管M4的第一端以防止襯底寄生二極管導通產生漏電；當第四晶體管M4導通時，將第四晶體管M4襯底端耦接至第四晶體管M4的第二端以減小閾值電壓進而減小導通電阻。考慮到第四晶體管M4第一端電壓不停切換，對襯底電容充電會產生功耗和噪聲，在一個實施例中，為取得最優效果的同時簡化控制，第一襯底選擇電路SSl配置為:當第四晶體管M4導通時，將第四晶體管M4襯底端耦接至第四晶體管M4的第二端；當第四晶體管M4關斷時候，將第四晶體管M4襯底端耦接至接地端。
[0020]圖3示出根據本發明一個實施例的襯底選擇器300的電路示意圖。襯底選擇器300具有控制端SCT、第一端STl、第二端ST2、選擇端SST以及電源端SP。襯底選擇器300包括反相器 11、晶體管P1、PMOS管P2、NMOS管NI 和NMOS管N2。
[0021]反相器II，具有輸入端、輸出端、高電源端和低電源端，其輸入端耦接至襯底選擇器300的控制端SCT，其高電源端耦接至襯底選擇器300的電源端SP，其低電源端耦接至襯底選擇器300的第二端ST2。
[0022]PMOS管Pl，具有控制端、第一端、第二端和襯底端，其控制端耦接至反相器11的輸出端，其第一端耦接至襯底選擇器300的選擇端SST，其第二端耦接至襯底選擇器300的第二端ST2，其襯底端耦接至襯底選擇器300的電源端SP。
[0023]匪OS管NI，具有控制端、第一端、第二端和襯底端，其控制端耦接至反相器11的輸出端，其第一端耦接至襯底選擇器300的選擇端SST，其第二端耦接至襯底選擇器300的第一端STl，其襯底端耦接至襯底選擇器300的第二端ST2。
[0024]PMOS管P2，具有控制端、第一端、第二端和襯底端，其控制端耦接至反相器11的輸入端，其第一端耦接至襯底選擇器300的選擇端SST，其第二端耦接至襯底選擇器300的第一端STl，其襯底耦接至襯底選擇器300的電源端SP。
[0025]匪OS管N2，具有控制端、第一端、第二端和襯底端，其控制端耦接至反相器11的輸入端，其第一端耦接至襯底選擇器300的選擇端SST，其第二端耦接至襯底選擇器300的第二端ST2，其襯底耦接至襯底選擇器300的第二端ST2。
[0026]在一個實施例中，襯底選擇器300作為第一襯底選擇電路SSl用于開關電容電路100，其中，襯底選擇器300的選擇端SST耦接至第四晶體管M4的襯底端，襯底選擇器300的第一端STl耦接至第四晶體管M4的第二端，襯底選擇器300的第二端ST2耦接至接地端，襯底選擇器300的電源端SP耦接至第一電源端Tl以接收第一電源VDD。
[0027]當第四晶體管M4關斷時，控制信號SCT為邏輯高電平，PMOS管Pl和匪OS管N2導通，PMOS管P2和匪OS管NI關斷，第四晶體管M4的襯底端將被耦接至地電勢，即第四晶體管M4寄生二極管的陽極(P型襯底)被耦接至地電勢，避免了第四晶體管M4寄生二極管導通。當第四晶體管M4導通時，控制信號SCT為邏輯低電平，PMOS管Pl和NMOS管N2關斷，PMOS管P2和NMOS管NI導通，第四晶體管M4的襯底端將被耦接至第四晶體管M4的第二端，相比于將第四晶體管M4的襯底端耦接至接地端TG，第四晶體管M4的閾值電壓降低，減小了第四晶體管M4的導通阻抗。襯底選擇器300還可以作為第二襯底選擇電路SS2和第三襯底選擇電路SS3用于開關電容電路100。
[0028]繼續如圖1所示，第五晶體管M5，為匪OS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至第一電容Cl第二端，其第二端耦接至第三電容C3第一端。第五驅動電路D5，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至第一電源端VTl以接收第一電源VDD或者第二電源端T2以接收第二電源VCC，其低電源端耦接至第二電容C2第一端以接收負電源VNN，其輸出端耦接至第五晶體管M5的控制端。由于第五晶體管M5第一端的電壓可能低于零，因此第五驅動電路D5的低電源端耦接至第二電容C2第一端，而非接地端，否則可能導致第五晶體管M5不能關斷。為防止第五晶體管M5襯底寄生二極管的導通，在正負I倍模式下，需要將第五晶體管M5襯底端耦接至負電源VNN或者第五晶體管M5的第一端，以防止襯底寄生的二極管導通產生漏電。在正負0.5倍模式下:當第五晶體管M5導通時，需要將第五晶體管M5襯底端耦接至第五晶體管M5的第二端以減小閾值電壓進而減小導通電阻；當第二、七晶體管導通時候，需要將第五晶體管襯底端耦接至第五晶體管M5的第一端或者負電源VNN以防止襯底寄生的二極管導通產生漏電；當第四、六晶體管導通時候，需要將第五晶體管M5襯底端耦接至第五晶體管M5的第一端或者接地端或更低電壓(例如負電源端)以防止襯底寄生的二極管導通產生漏電。為此，還包括第二襯底選擇電路SS2，具有控制端、第一端、第二端和襯底端，其襯底端耦接至第五晶體管M5襯底端，其第一端耦接至第五晶體管M5第二端，其第二端耦接至第二電容C2第一端。考慮到第五晶體管M5第一端電壓在不停的變化，對襯底寄生電容充放電會影響功耗并帶來諸多噪聲，在一個實施例中，為取得最優效果的同時簡化控制，第二襯底選擇電路SS2配置為:當第五晶體管M5導通時，將第五晶體管M5襯底端耦接至第五晶體管M5的第二端；當第五晶體管M5關斷時候，將第五晶體管M5襯底端耦接至第二電容C2第一端。在此耦接方式下，啟動過程中，由于第二電容C2第一端電壓還沒有降到足夠低，當第五晶體管M5關斷時，第五晶體管M5的襯底寄生二極管可能會導通(SP第二電容C2第一端和第五晶體管M5第一端之間通過襯底寄生二極管形成通路)，這會使得第二電容電壓更快速下降，即加速啟動過程，因而可以認為是有利的。
[0029]第六晶體管M6，為匪OS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至第一電容Cl第二端，其第二端耦接至接地端TG。第六驅動電路D6，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至第一電源端VTl以接收第一電源VDD或者第二電源端T2以接收第二電源VCC，其低電源端耦接至第二電容C2第一端以接收負電源VNN，其輸出端耦接至第六晶體管M6的控制端。由于第六晶體管M5第一端的電壓可能低于零，因此第六驅動電路D6的低電源端耦接至第二電容C2第一端，而非接地端，否則可能導致第六晶體管M6不能關斷。
[0030]為防止第六晶體管M6襯底寄生二極管的導通，在正負I倍模式下:當第六晶體管M6關斷時，需要將第六晶體管M6襯底端耦接至負電源VNN或者第六晶體管M6的第一端，以防止襯底寄生的二極管導通產生漏電；當第六晶體管M6導通時，需要將第六晶體管M6襯底端耦接至第六晶體管M6的第二端以減小閾值電壓進而減小導通電阻。在正負0.5倍模式下:當第一晶體管Ml和第五晶體管M5導通時，需要將第六晶體管M6襯底端耦接至第六晶體管M6的第二端或者更低電位防止襯底寄生的二極管導通產生漏電；當第二晶體管M2和第七晶體管M7導通時候，需要將第六晶體管襯底端耦接至第六晶體管M6的第一端或者負電源VNN以防止襯底寄生的二極管導通產生漏電；當第四晶體管M4和第六晶體管M6導通時候，需要將第六晶體管襯底端耦接至接地端以減小閾值電壓進而減小導通電阻。為此，第三襯底選擇電路SS3，具有控制端、第一端、第二端和襯底端，其襯底端耦接至第六晶體管M6襯底端，其第一端耦接至第六晶體管M6的第二端，其第二端耦接至第二電容C2第一端。在一個實施例中，為取得最優效果的同時簡化控制，第三襯底選擇電路SL3配置為:當第六晶體管M6導通時，將第六晶體管M6襯底端耦接至接地端；當第六晶體管M6關斷時候，將第六晶體管M6襯底端耦接至第二電容C2第一端。同第二襯底選擇電路SS2，上述藕節方式可以加快啟動過程。
[0031 ]第七晶體管M7，為匪OS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至第一電容Cl第二端，其第二端耦接至第二電容C2第一端，其襯底耦接至第二電容C2第一端。第七驅動電路D7，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至第一電源端Tl以接收第一電源VDD或者第二電源端T2以接收第二電源VCC，其低電源端耦接至第二電容C2第一端以接收負電源VNN，其輸出端耦接至第六晶體管M6的控制端。
[0032]而第一至第七驅動電路的高電源端有時是耦接至第一電源端Tl(例如接收1.8V電源)，有時耦接至第二電源端T2(例如用以接收3.3V電源)；低電源端有些耦接至接地端，有些耦接至第二電容C2第一端以接收負電源(例如-0.9V或-1.8V電壓)。通常外部邏輯電路提供的驅動信號是低電平為OV高電平為1.8V的邏輯信號。因而需要一個電平轉換器將0-1.8V的邏輯信號切換為0-3.3V或-1.8V至1.8V的邏輯信號。
[0033]根據本發明一個實施例，開關電容電路100還包括電平轉換電路LS。電平轉換電路LS具有輸入端、輸出端、第一高電源端、第一低電源端、第二高電源端和第二低電源端。電平轉換電路LS的輸出端、第一高電源端、第一低電源端、第二高電源端和第二低電源端分別耦接至第六驅動電路D6的輸入端、第二電源端T2以接收第二電源VCC、接地端TG以接收低電勢GND、第一電源端Tl以接收第一電源VDD和第二電容C2第一端以接收負電源VNN。電平轉換電路可以將高電平為VCC，低電平為GND的邏輯信號轉化為高電平為VDD低電平為VNN的邏輯信號。
[0034]圖4示出根據本發明一個實施例的電平轉換電路400的電路示意圖。電平轉換電路400具有輸入端LIN、輸出端LOUT、第一高電源端HTl、第一低電源端LTl、第二高電源端HT2和第二低電源端LT2。電平轉換電路400包括反相器I2、PM0S管P3?P6、NM0S管N3?N6。
[0035]反相器12，具有輸入端、輸出端、高電源端和低電源端，其輸入端耦接至電平轉換電路400的輸入端LIN，其高電源端耦接至電平轉換電路400的第一電源端HTl，其低電源端耦接至電平轉換電路400的第一低電源端LTl。
[0036]匪OS管N3，具有控制端、第一端、第二端和襯底端，其控制端耦接至反相器12的輸出端，其第二端耦接至電平轉換電路400的第一低電源端LTl，其襯底端耦接至電平轉換電路400的第一低電源端LTl。
[0037]匪OS管N4，具有控制端、第一端、第二端和襯底端，其控制端耦接至反相器12的輸入端，其第二端耦接至電平轉換電路400的第一低電源端LTl，其襯底耦接至電平轉換電路400的第一低電源端LTl。
[0038]PMOS管P3，具有控制端、第一端、第二端和襯底端，其控制端耦接至匪OS晶體管N4的第一端，其第一端耦接至NMOS晶體管N3的第一端，其第二端耦接至電平轉換電路400的第二高電源端HT2，其襯底耦接至電平轉換電路400的第二高電源端HT2。
[0039]PMOS管P4，具有控制端、第一端、第二端和襯底端，其控制端耦接至匪OS晶體管N3的第一端，其第一端耦接至NMOS晶體管N4的第一端，其第二端耦接至電平轉換電路400的第二高電源端HT2，其襯底耦接至電平轉換電路400的第二高電源端HT2。
[0040]PMOS管P5，具有控制端、第一端、第二端和襯底端，其控制端耦接至匪OS晶體管N4的第一端，其第二端耦接至電平轉換電路400的第二高電源端HT2，其襯底耦接至電平轉換電路400的第二高電源端HT2。
[0041 ] PMOS管P6，具有控制端、第一端、第二端和襯底端，其控制端耦接至匪OS晶體管N3的第一端，其第二端耦接至電平轉換電路400的第二高電源端HT2，其襯底耦接至電平轉換電路400的第二高電源端HT2。
[0042]匪OS管N5，具有控制端、第一端、第二端和襯底端，其控制端耦接至PMOS晶體管P6的第一端，其第一端耦接至PMOS晶體管P5的第一端，其第二端耦接至電平轉換電路400的第二低電源端LT2，其襯底耦接至電平轉換電路400的的第二低電源端LT2。
[0043]匪OS管N6，具有控制端、第一端、第二端和襯底端，其控制端耦接至PMOS晶體管P5的第一端，其第一端耦接至PMOS晶體管P6的第一端，其第二端耦接至電平轉換電路400的第二低電源端LT2，其襯底耦接至電平轉換電路400的的第二低電源端LT2。
[0044]電平轉換電路400的優勢在于即可單獨轉換高電源(例如將第一低電源端LTl和第二低電源端LT2電連接)，單獨轉換低電源(例如將第一高電源端HTl和第二高電源端HT2電連接)，也可同時轉換高電源和低電源(四個電源端分別連接，如圖100中LS連接方式)。
[0045]圖5示出根據本發明一個實施例的開關電容電路500的電路示意圖。與圖1所示的開關電容電路100相比，區別主要在于，開關電容電路500采用PMOS晶體管MP4和MP5取代了第四晶體管M4和第五晶體管M5，采用第四選擇電路SS4和第五選擇電路SS5取代了第一選擇電路SSl和第五選擇電路SS2，采用第八驅動電路和第九驅動電路取代了第四驅動電路和第五驅動電路。
[0046]PMOS晶體管MP4，具有控制端、第一端、第二端和襯底端，其第一端耦接至第一電容Cl第一端，其第二端耦接至第三電容C3第一端。
[0047]第八驅動電路D8，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至第一電源端STl以接收第一電源VDD，其低電源端耦接至接地端或者第二電容C2第一端，其輸出端耦接至晶體管MP4的控制端。
[0048]第四襯底選擇電路SS4，具有第一端、第二端和選擇端，其選擇端耦接至晶體管MP4的襯底端，其第一端耦接至晶體管MP4第一端，其第二端耦接至第一電源端ST1。若晶體管MP4導通，晶體管MP4襯底端耦接至晶體管MP4第一端;若晶體管MP4關斷，晶體管MP4襯底端耦接至第一電源端STl。
[0049]PMOS晶體管MP5，具有控制端、第一端、第二端和襯底端，其第一端耦接至第一電容Cl第二端，其第二端耦接至第三電容C3第一端。
[0050]第九驅動電路D9，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至第一電源端STl以接收第一電源VDD，其低電源端耦接至第二電容C2第一端以接收負電源VNN，其輸出端耦接至晶體管MP5的控制端。
[0051]第五襯底選擇電路，具有第一端、第二端和選擇端，其選擇端耦接至晶體管MP5的襯底端，其第一端耦接至晶體管MP5第一端，其第二端耦接至第一電源端STl。若晶體管MP5導通，晶體管MP5襯底端耦接至晶體管MP5第一端;若晶體管MP5關斷，晶體管MP5襯底端耦接至第一電源端STl。
[0052]在本公開內容中所使用的量詞“一個”、“一種”等不排除復數。文中的“第一”、“第二”等僅表示在實施例的描述中出現的先后順序，以便于區分類似部件。“第一”、“第二”在權利要求書中的出現僅為了便于對權利要求的快速理解而不是為了對其進行限制。權利要求書中的任何附圖標記都不應解釋為對范圍的限制。
【主權項】
1.一種多模式開關電容電路，包括， 第一電源端，用以接收第一電源； 接地端，用以耦接至地電勢； 第一電容，具有第一端和第二端； 第二電容，具有第一端和第二端，其第二端耦接至所述接地端； 第三電容，具有第一端和第二端，其第二端耦接至所述接地端； 第一晶體管，為PMOS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電源端，其第二端耦接至所述第一電容第一端，其襯底端耦接至所述第一電源端；第二晶體管，為NMOS晶體管，具有具有控制端、第一端、第二端和襯底端，其第一端耦接至所述接地端，其第二端耦接至所述第一電容第一端，其襯底端耦接至所述接地端； 第三晶體管，為PMOS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電源端，其第二端耦接至所述第二電容第一端，其襯底端耦接至所述第一電源端；第四晶體管，為NMOS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電容第一端，其第二端耦接至所述第三電容第一端； 第一襯底選擇電路，具有第一端、第二端和選擇端，其選擇端耦接至所述第四晶體管襯底端，其第一端耦接至所述第四晶體管第二端，其第二端耦接至所述接地端； 第五晶體管，為NMOS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電容第二端，其第二端耦接至所述第三電容第一端； 第二襯底選擇電路，具有第一端、第二端和選擇端，其選擇端耦接至所述第五晶體管襯底端，其第一端耦接至所述第五晶體管第二端，其第二端耦接至所述第二電容第一端； 第六晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電容第二端，其第二端耦接至所述接地端； 第三襯底選擇電路，具有第一端、第二端和選擇端，其選擇端耦接至所述第六晶體管襯底端，其第一端耦接至所述第六晶體管第二端，其第二端耦接至所述第二電容第一端；以及第七晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電容第二端，其第二端耦接至所述第二電容第一端，其襯底耦接至所述第二電容第一端。2.根據權利要求1所述的開關電容電路，其中，若所述第四晶體管導通，所述第四晶體管襯底端通過所述第一襯底選擇電路耦接至所述第四晶體管第二端;若所述第四晶體管關斷，所述第四晶體管襯底端通過所述第一襯底選擇電路耦接至所述接地端。3.根據權利要求1所述的開關電容電路，其中，若所述第五晶體管導通，所述第五晶體管襯底端通過所述第二襯底選擇電路耦接至所述第五晶體管第二端;若所述第五晶體管M5關斷，所述第五晶體管襯底端通過所述第二襯底選擇電路耦接至所述第二電容第一端。4.根據權利要求1所述的開關電容電路，其中，若所述第六晶體管導通，所述第六晶體管襯底端通過所述第三襯底選擇電路耦接至所述接地端;若所述第六晶體管關斷，所述第六晶體管襯底端通過所述第三襯底選擇電路耦接至所述第二電容第一端。5.根據權利要求1至4任一所述的放大器，其中，所述第一襯底選擇電路或第二襯底選擇電路或第三襯底選擇電路包含一個襯底選擇器，所述襯底選擇器具有第一端配置為所述第一、第二或第三襯底選擇電路的第一端，第二端配置為所述第一、第二或第三襯底選擇電路的第二端，選擇端配置為所述第一、第二或第三襯底選擇電路的選擇端，電源端和控制端，所述襯底選擇器包括: 反相器II，具有輸入端、輸出端、高電源端和低電源端，其輸入端耦接至所述襯底選擇器的控制端，其高電源端耦接至所述襯底選擇器的電源端，其低電源端耦接至所述第一襯底選擇電路的第二端； P型晶體管P1，具有控制端、第一端、第二端和襯底端，其控制端耦接至所述反相器II的輸出端，其第一端耦接至所述所述襯底選擇器的選擇端，其第二端耦接至所述襯底選擇器的第二端，其襯底端耦接至所述襯底選擇器的電源端； N型晶體管NI，具有控制端、第一端、第二端和襯底端，其控制端耦接至所述反相器Il的輸出端，其第一端耦接至所述襯底選擇器的選擇端，其第二端耦接至所述襯底選擇器的第一端，其襯底耦接至所述襯底選擇器的第二端； P型晶體管P2，具有控制端、第一端、第二端和襯底端，其控制端耦接至反相器Il的輸入端，其第一端耦接至所述襯底選擇器的選擇端，其第二端耦接至所述襯底選擇器的第一端，其襯底耦接至所述襯底選擇器的電源端；以及 N型晶體管N2，具有控制端、第一端、第二端和襯底端，其控制端耦接至所述反相器Il的輸入端，其第一端耦接至所述襯底選擇器的選擇端，其第二端耦接至所述襯底選擇器的第二端，其襯底耦接至所述襯底選擇器的第二端。6.根據權利要求1所述的開關電容電路還包括: 第一驅動電路，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至所述第一電源端以接收所述第一電源，其低電源端耦接至所述第二電容第一端；以及 第三驅動電路，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至所述第一電源端以接收所述第一電源，其低電源端耦接至所述接地端，其輸出端耦接至所述第三晶體管控制端。7.根據權利要求1所述的開關電容電路還包括還包括: 第二驅動電路，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至所述第一電源端或者第二電源端，其低電源端耦接至所述接地端，其輸出端耦接至所述第二晶體管的控制端； 第四驅動電路，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至所述第一電源端或者所述第二電源端，其低電源端耦接至所述接地端，其輸出端耦接至所述第四晶體管控制端； 第五驅動電路，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至所述第一電源端或者所述第二電源端，其低電源端耦接至所述第二電容第一端，其輸出端耦接至所述第五晶體管控制端； 第六驅動電路，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至所述第一電源端或者所述第二電源端，其低電源端耦接至所述第二電容第一端，其輸出端耦接至所述第六晶體管控制端；以及 第七驅動電路，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至所述第一電源端或者所述第二電源端，其低電源端耦接至所述第二電容第一端，其輸出端耦接至所述第七晶體管控制端。8.根據權利要求1所述的開關電容電路，其中， 所述第四晶體管為PMOS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電容第一端，其第二端耦接至所述第三電容第一端； 所述第一襯底選擇電路，具有第一端、第二端和選擇端，其選擇端耦接至所述第四晶體管的襯底端，其第一端耦接至所述第四晶體管第一端，其第二端耦接至所述第一電源端;若所述第四晶體管導通，所述第四晶體管襯底端通過所述第一襯底選擇電路耦接至所述第四晶體管第一端;若所述第四晶體管關斷，所述第四晶體管襯底端通過所述第一襯底選擇電路耦接至所述第一電源端； 所述開關電容電路還包括第八驅動電路，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至所述第一電源端以接收第一電源，其低電源端耦接至所述接地端或者所述第二電容第一端，其輸出端耦接至所述第四晶體管的控制端。9.根據權利要求1所述的開關電容電路，其中， 所述第五晶體管為PMOS晶體管，具有控制端、第一端、第二端和襯底端，其第一端耦接至所述第一電容第二端，其第二端耦接至所述第三電容第一端； 所述第二襯底選擇電路，具有第一端、第二端和選擇端，其選擇端耦接至所述第五晶體管的襯底端，其第一端耦接至所述第五晶體管第一端，其第二端耦接至所述第一電源端;若所述第五晶體管導通，所述第五晶體管襯底端通過所述第二襯底選擇電路耦接至所述第五晶體管第一端;若所述第五晶體管關斷，所述第五晶體管襯底端通過所述第二襯底選擇電路耦接至所述第一電源端； 所述開關電容電路還包括第九驅動電路，具有輸入端、輸出端、高電源端和低電源端，其高電源端耦接至所述第一電源端以接收第一電源，其低電源端耦接至所述第二電容第一端，其輸出端耦接至所述第五晶體管的控制端。10.根據權利要求1所述的開關電容電路還包括電平轉換電路，所述電平轉換電路具有輸入端、輸出端、第一高電源端、第一低電源端、第二高電源端和第二低電源端，所述輸入端接收用于控制所述第六晶體管導通和關斷的邏輯信號，所述輸出端耦接至用于驅動第六晶體管的驅動電路的輸入端，所述電平轉換電路包括: 反相器12，具有輸入端、輸出端、高電源端和低電源端，其輸入端耦接至所述電平轉換電路的輸入端，其高電源端耦接至所述電平轉換電路的第一高電源端，其低電源端耦接至所述電平轉換電路的第一低電源端； 晶體管N3，具有控制端、第一端、第二端和襯底端，其控制端耦接至所述反相器12的輸出端，其第二端耦接至所述電平轉換電路的第一低電源端，其襯底耦接至所述電平轉換電路的第一低電源端； 晶體管N4，具有控制端、第一端、第二端和襯底端，其控制端耦接至所述反相器12的輸入端，其第二端耦接至所述電平轉換電路的第一低電源端，其襯底耦接至所述電平轉換電路的第一低電源端； 晶體管P3，具有控制端、第一端、第二端和襯底端，其控制端耦接至所述晶體管N4的第一端，其第一端耦接至所述晶體管N3的第一端，其第二端耦接至所述電平轉換電路的第二高電源端，其襯底耦接至所述電平轉換電路的第二高電源端； 晶體管P4，具有控制端、第一端、第二端和襯底端，其控制端耦接至所述晶體管N3的第一端，其第一端耦接至所述晶體管N4的第一端，其第二端耦接至所述電平轉換電路的第二高電源端，其襯底耦接至所述電平轉換電路的第二高電源端； 晶體管P5，具有控制端、第一端、第二端和襯底端，其控制端耦接至所述晶體管N4的第一端，其第二端耦接至所述電平轉換電路的第二高電源端，其襯底耦接至所述電平轉換電路的第二高電源端； 晶體管P6，具有控制端、第一端、第二端和襯底端，其控制端耦接至所述晶體管N3的第一端，其第二端耦接至所述電平轉換電路的第二高電源端，其襯底耦接至所述電平轉換電路的第二高電源端； 晶體管N5，具有控制端、第一端、第二端和襯底端，其控制端耦接至所述晶體管P6的第一端，其第一端耦接至所述晶體管P5的第一端，其第二端耦接至所述電平轉換電路的第二低電源端，其襯底耦接至所述電平轉換電路的的第二低電源端；以及 晶體管N6，具有控制端、第一端、第二端和襯底端，其控制端耦接至所述晶體管P5的第一端，其第一端耦接至所述晶體管P6的第一端，其第二端耦接至所述電平轉換電路的第二低電源端，其襯底耦接至所述電平轉換電路的的第二低電源端。
【文檔編號】H02M3/07GK106026638SQ201610560581
【公開日】2016年10月12日
【申請日】2016年7月15日
【發明人】王海時, 王天寶, 彭映杰, 姚堯, 許文, 鄭欣
【申請人】成都信息工程大學