專利名稱：用于高速高壓電路的靜電放電電路的制作方法
技術領域：
本發明一般地涉及用于保護集成電路免受靜電放電損壞的電路，更具體地說，涉及高速高壓電路的靜電放電保護。
在利用金屬氧化物半導體(MOS)技術制造集成電路時，為了進一步提高晶體管的性能，柵極氧化物層越來越變薄了。對于指定的一組端電壓，MOS晶體管的漏極電流與柵極氧化物層的厚度成反比。薄的柵極的晶體管可具有15毫微米的柵極氧化物層。
在具有薄柵極晶體管的電路的運行操作和維護中的令人關注的一個問題是這些電路易于由靜電放電(ESD)而引起損壞。二氧化硅的絕緣擊穿強度約為8×106伏/厘米，這樣，15毫微米厚的柵極氧化物層將不能承受12伏以上的電壓。然而，ESD脈沖的峰值可達幾千伏。ESD脈沖的主要來源于對具有輸入/輸出針或焊片的集成電路封裝的人的操作。
提供ESD保護的電路是公知的。

圖1是一種現有技術的ESD保護電路。信號施加在輸入焊片或針10上。第一晶體管12和第二晶體管14用于將高壓脈沖放電。由ESD沖擊產生的負向脈沖經過第一晶體管12放電。第一晶體管的柵極16連接到Vcc。負向ESD脈沖將使源極18接地的第二晶體管14導通。第一和第二晶體管通過對Vcc或對地形成通道，使ESD脈沖的大部分電荷放電，同時剩余電荷的大部分由于第三晶體管的柵極一輔助連接擊穿(gate-aided junction breakdown)經過第三晶體管20放電。第一、第二和第三晶體管的各派生的雙極型晶體管的雙極型導通導致進行輔助脈沖放電。
圖1所示的電路具有一些局限性。第一和第二晶體管12和14通常是高導通電壓(例如15～20伏)和長溝道長度的金屬場效應晶體管。因此，兩個晶體管在使ESD脈沖放電方面呈現一定的固有低效性。未能充分放電的ESD脈沖的電荷可能通過需保護的內部電路22。該電荷可能損壞電路22的晶體管的柵極。
該電路的另一局限性在于，當第三晶體管20是一薄柵極晶體管時，它在電路內部的連接使得第三晶體管20易于發生柵板一輔助連接擊穿。假如加在晶體管上的電壓超過該器件的擊穿電壓，該晶體管的塤壞可能導致輸入信號對地永久性地短路。
ESD保護電路還包括在輸入焊片10和需保護的內部電路22之間的電阻24。加入電阻的目的是為了更好地保證在ESD電荷達到薄柵極晶體管20之前，使第一和第二晶體管12和14成為大部分ESD電荷的較低阻抗的放電通道。即電阻24起保護第三晶體管的作用，防止由于高電壓可能引起永久性地損壞。然而，該電阻在對內部電路22的輸入通道中會引起RC延遲。這種延遲對于高速電路裝置提出了限制。
對于高壓應用場合，圖1所示ESD保護電路還有另一種局限性。假如內部電路22包括非易失性高速器件，例如一個或多個PLD、EPROM、FPGA或強脈沖(flash)器件，ESD保護電路必須能夠在d.c.運行狀態下承受高電壓。例如，一編程信號可能要求在焊片10輸入20伏的電壓。雖然金屬場效應晶體管12和14通常在這些電壓狀態下并不易于損壞，但薄柵極的第三晶體管則可能擊穿并引起永久性的對地短路。
本發明的目的是提供一種對靜電放電提供保護的電路，它不會對高壓或高速電路的工作提出各種限制。
通過利用有源的(active)MOS晶體管為負向電壓ESD脈沖提供第一可控通道和為分壓的正向電壓ESD脈沖提供第二可控通道，實現上述目的，因此能夠使用高速器件。各晶體管的柵極利用電阻和反相器接到地電位或一固定的電源電壓的電位(Vcc)，以便隔離各柵極和增加柵極電壓和晶體管電導。
第一可控通道從一信號節點(例如輸入焊片)經第一薄柵極晶體管的源極和漏極到Vcc。該晶體管的柵極經電阻和反相器連接到Vcc，因此，在柵極處形成軟式(soft)接地。一從柵極到輸入焊片的寄生電容助增柵極電壓，使晶體管更強地導通。晶體管將在其閾值電壓下導通。以及由于在柵極處軟式接地，柵極將被自舉(bootstrapped up)，使負向靜電脈沖有效地放電。
第二可控通道包括第二和第三薄柵極MOS晶體管。兩個晶體管由信號節點到地串聯，第二晶體管連接到信號節點，第三晶體管連接到地。第三晶體管的柵極以與第一晶體管相同的方式即經過一電阻和反相器電連接到Vcc。因而柵極處于軟式(適度)地接地的狀態。
第二晶體管的柵極經過電阻和反相器接地。由于第三晶體管的柵極處于Vcc下，將要施加到第三晶體管的漏極上的最高電壓為Vcc和第二晶體管的閾值電壓之間的差。通常Vcc為5伏。假如閾值電壓為1伏，第三晶體管承受的最大電壓為4伏。
第二和第三晶體管結合形成一使正向靜電電壓脈沖的可控放電通道，使得能夠采用薄柵極晶體管，以及使需保護的電路能夠運行在超過晶體管擊穿電壓的正向電壓下。例如，20伏的編程信號可以施加到該信號節點，而不會損壞ESD保護電路的薄柵極晶體管。
在一優選實施例中，一第四晶體管對于不運行在高壓下的內部電路提供第三可控通道。第四晶體管的源極和漏極的連接使該信號節點連接到需保護低壓內部電路上。柵極經過電阻和反相器連接到地，因此在柵極處于Vcc之下。按照這種方式，低壓內部電路將限制到不超過Vcc的電壓下。
在一優選實施例中，第一和第二薄柵極晶體管以及和這兩個晶體管相關連的寄生電容利用一低值電阻連接到該信號結點。各電阻形成一小的電阻，阻止薄柵極MOS晶體管的派生雙極型晶體管的雙極的快速返回(snapback)。
本發明的一個優點是該電路能夠提供ESD保護并使高的控制操作電壓通過。另一個優點是在由信號節點到需保護的電路的通道中沒有附加電阻。因而沒有引起妨礙高速操作的RC延遲。
圖1是現有技術的ESD保護電路的示意圖；圖2是根據本發明的高速、高壓保護電路的示意圖。
參照圖2，圖中所示的保護電路28具有一信號節點30(例如輸入焊片)和需保護的電路，它分為可工作在低電壓下的電路32以及可工作在高電壓和低電壓下的電路34。
圖2表示本發明的優選實施例，它包含高壓和低壓電路對本發明來說并不是先決性的。
非所需的施加到信號節點30上的負向靜電電壓脈沖經過包括第一晶體管36的第一可控通道放電。該可控通道延伸到在節點38處的Vcc。通常Vcc為5伏，不過用于操作MOS電路的固定的電源電壓可以隨具體的應用場合改變。例如，對于蓄電池供電的袖珍(laptop)計算機，Vcc就稍低一些。
第一晶體管36的柵極40經過電阻42和反相器44連接到44。這種配置使得在柵極40形成″軟式接地″。寄生電容46將柵極40電容耦合到位于從信號節點30開始的第一可控通道中的電阻48。
第一晶體管36、以及第二、第三和第四晶體管50、52和54都是薄柵極短溝道晶體管。晶體管溝道越短，該電路在使ESD脈沖放電時就越有效。在優選實施例中，溝道長度范圍為1.2～1.4微米。柵極氧化物層的厚度最好小于300埃，理想范圍為100～200埃。然而，這些尺寸對于本發明不是先決性的。
在工作過程中，負向ESD脈沖將超過第一晶體管36的閾值電壓，因此第一晶體管導通。寄生電容40有助于助增柵極電壓，使ESD脈沖有效地放電。電容和電阻42限定了第一晶體管延遲關斷的RC時間常數。電容經過電阻42向反相器44放電，因此實現能夠提高效率的所需定時。為了提高柵極電壓和晶體管電導，電阻將柵極40與反相器相隔離。由于晶體管36是一薄柵極器件，晶體管的導通閾值電壓約為1伏，以及由于軟式接地，柵極被自舉，進一步提高了效率。本技術領域的專業人員都會理解，根據設計和制造技術，晶體管的閾值電壓是可以改變的。
在由信號節點30到Vcc的第一可控通道內部的電阻48通常是利用擴散技術制造的。雖然在圖2中沒有表示，第一晶體管具有一派生的雙極型晶體管，電阻48是一個小阻值的電阻，以防止雙極性快速返回現象，如果不是這樣一個電阻，可能由于過電流引起這種現象。
保護電路28包括由電阻56和串聯的第二和第三薄柵極MOS晶體管50和52所限定的第二可控通道。電阻56的作用象上述電阻48以相同的方式防止雙極性快速返回。漏極對柵極的寄生電容58和60與電阻62和64相結合作用在于形成RC延遲，以保證第二可控通道導通足夠的時間，能夠使正的ESD脈沖有效地放電。寄生電容通過相關電阻向反相器66和68放電。第三晶體管52的反相器68連接到Vcc，，使得晶體管的柵極70象第一晶體管36一樣具有相同的″軟式接地″。第二晶體管50的反相器66連接到地。
第二和第三晶體管50和52的串聯連接，使得在信號節點30能夠輸入高的電壓(例如20伏)，用以對電路34進行編程或其它操作，而不會損壞薄柵極第三MOS晶體管52，N溝道第二晶體管50的柵極72處于Vcc的高電壓下，而第三N溝道晶體管52的柵極70處于軟式接地的低電壓下。當在信號節點30輸入高電壓的編程信號或正的ESD脈沖時，第二晶體管將防止全電壓達到第三晶體管52，當第二晶體管的源極74和第三晶體管的漏極76的連接點達到的電位等于第二晶體管的柵極72和閾值電壓之間的電位差時，第二晶體管將關斷，不再使上升電壓達到第三晶體管的漏極76。在上述實施例中，柵極72處在5伏電壓的Vcc下，閾值電壓約為1伏，這樣在第三晶體管的漏極76和源極78之間的電壓將限制到4伏。然而，這些電壓對本發明并不是先決性的。
在運行過程中，第二可控通道基本上以與第一可控通道使負ESD脈沖放電相同的方式使正ESD脈沖放電，重要的差別在于，通過利用該電壓限制用晶體管50，使得電路34能進行高壓操作，而不會損壞第二可控通道。
保護電路28還包括第三可控通道。該通道包括第四MOS晶體管54，它的漏極和源極分別連接到信號節點30和低電壓電路32。通過以與第二晶體管50相同的方式利用電阻82和連接到地的反相器，使柵極80處于高電壓下。因此，可能達到電路32的最大電壓為在柵極80(例如5伏)和第四晶體管的閾值電壓(例如1伏)之間的電位差。在這一最大電壓下，在低電壓電路中的各器件的柵極不會受到在信號節點處施加的電壓而可能引起的損壞。
保護電路28使正和負ESD脈沖放電，而使設計操作高電壓電路34的電壓能夠通過。此外，由于電路32和電路34無需電阻連接到信號節點30，保護電路不會引起限制高速操作的RC延遲。
權利要求
1.一種靜電放電保護電路，用于可在明顯超過電壓電源的電位(Vcc)的電壓下運行的電路，包含一信號節點；第一裝置，用于使施加到所述信號節點上的負靜電電壓脈沖放電，所述第一裝置包括第一MOS晶體管，它的源極和漏極的連接，在所述信號節點和Vcc之間形成一可控的導電通道，所述第一MOS晶體管的柵極連接到基本上為地電位的電位上；以及第二裝置，用于使施加到所述信號節點上的正靜電電壓脈沖放電，所述第二裝置包括第二和第三MOS晶體管，它們的源極和漏極串聯，形成從地電位到所述信號節點的一可控通道，由地電位起始的所述可控通道包括將所述第二MOS晶體管的所述漏極連接到所述信號節點和包括將所述第三MOS晶體管的所述源極連接到地電位，所述第二MOS晶體管的柵極可控基本上處于Vcc下，以及所述第三MOS晶體管的柵極基本上連接到地電位，其中當明顯高于Vcc的正電壓施加到所述信號節點時，所述第二MOS晶體管限制加在所述第三MOS晶體管上的電位差。
2.如權利要求1所述的電路，其中所述第一和第三MOS晶體管所述柵極每個都經過一反相器連接到Vcc，因此，所述柵極基本上處于地電位。
3.如權利要求2所述的電路，其中所述第二MOS晶體管是一有源的晶體管，它的柵極經過反相器連接到地電位，因此所述柵極基本上處于Vcc下。
4.如權利要求3所述的電路，其中每個所述柵極經過一個電阻連接到相關的反相器。
5.如權利要求1所述的電路，其中所述的第一、第二和第三晶體管是有薄柵極、短溝道晶體管。
6.如權利要求5所述的電路，其中所述的柵極的厚度小于300埃，以及所述MOS晶體管每個溝道長度不超過1.4微米。
7.如權利要求1所述的電路，其中所述的信號節點是一輸入焊片，它連接到利用明顯高于Vcc的電壓可編程的內部電路。
8.如權利要求7所述的電路，其中所述的輸入焊片還連接到易于在明顯超過Vcc的電壓下損壞的第二內部電路，所述電路還包含第四MOS晶體管，它的源極和漏極的連接使得由所述輸入焊片到所述第二內部電路形成一個通道，所述第四MOS晶體管的柵極經過電阻和反相器連接到地電位。
9.一種用于保護高電壓電路的靜電放電電路，包含一輸入焊片；一第一晶體管，它的源極連接到所述輸入焊片，漏極連接到一固定的電壓電源，所述第一晶體管的柵極經過第一反相器連接到所述固定的電壓電源；一有源的第二晶體管，它的漏極連接到所述輸入焊片和柵極經過第二反相器連接到地電位；以及一第三晶體管，它的源極連接到地電位，漏極連接到所述第二晶體管的源極，以便從所述輸入焊片經過所述第二和第三晶體管到地電位形成一個可控的通道，所述第三晶體管的柵極經過第三反相器連接到所述固定的電壓電源。
10.如權利要求9所述的電路，還包含在所述第一、第二和第三晶體管之中的每一個與所述第一、第二和第三反相器之中相關的一個之間連接的電阻。
11.如權利要求9所述的電路，還包含以電容方式耦合在所述第一晶體管的所述第一柵極和所述輸入焊片之間的第一寄生電容，以及以電容方式分別將所述第一和第二晶體管的所述柵極耦合到所述第一和第二晶體管的相關漏極的第二和第三寄生電容。
12.如權利要求9所述的電路，還包含連接在所述輸入焊片和所述第一晶體管之間的第一電阻，以及連接在所述輸入焊片和所述第二晶體管之間的第二電阻。
13.如權利要求9所述的電路，還包含第四晶體管，它的源極和漏極的連接在于形成一到內部電路的可控通道，所述第四晶體管的柵極經過電阻和第四反相器連接到地電位。
14.如權利要求9所述的電路，其中第一、第二、第三和第四晶體管都是薄柵極晶體管。
15.一種電路，包含一信號節點；負靜電電壓脈沖放電裝置，包括第一晶體管，它的源極和漏極連接在所述信號節點和一電壓為Vcc的電壓電源之間，以便在其間形成一可控通道，所述第一晶體管的柵極經過第一電阻裝置和第一反相器裝置連接到所述電壓電源；正靜電電壓脈沖放電裝置，包括連接在所述信號節點和地電位之間的串聯的第二和第三晶體管，以便在其間形成一可控通道，所述第二晶體管的柵極經過第二電阻裝置和第二反相器裝置連接到地電位，所述第三晶體管的柵極經過第三電阻裝置和第三反相器裝置連接到所述電壓電源；以及第一電路，可運行在明顯高于Vcc電壓下，所述第一電路連接到所述信號節點，受施加到所述信號節點的電壓的控制。
16.如權利要求15所述的電路，還包含第四晶體管，它的源極和漏極的連接在于所述信號節點和受施加到所述信號節點的電壓控制的第二電路之間形成一可控通道，所述第四晶體管的柵極經過第四電阻裝置和第四反相器裝置連接到地電位。
17.如權利要求15的電路，其中第一、第二和第三晶體管都包含寄生的電容裝置，能夠助增柵極電壓。
18.如權利要求15的電路，其中所述的電壓電源是一5伏的電壓，以及其中所述第一、第二和第三晶體管具有的閾值電壓近于1伏。
全文摘要
一種保護電路,包括用于使在信號節點(30)引入的負ESD脈沖放電的第一可控通道。由信號節點經過第一晶體管(36)的源極和漏極到(V
文檔編號H02H9/04GK1169799SQ95191234
公開日1998年1月7日 申請日期1995年1月10日 優先權日1994年1月13日
發明者薩羅杰·帕塔克, 詹姆斯·E·佩恩, 格倫·A·羅森戴爾 申請人:愛特梅爾股份有限公司