專利名稱：半導體裝置的制作方法
技術領域：
本發明涉及半導體裝置，特別是防止由dv/dt過渡信號引起的誤動作的功率器件的電平移位電路。
背景技術：
圖36表示先有的功率器件的電平移位電路90的結構。圖36所示的結構已在特開平9-200017號公報中公開了。
在圖36中，IGBT(絕緣刪型雙極性晶體管)等功率器件12和13推拉輸出式連接在電源PS的正極與負極(接地電位GND)之間，構成半橋式功率器件。另外，續流二極管D1和D2分別逆向與功率器件12和13并聯連接。并且，負載(電機等電感性負載)14與功率器件12和功率器件13的連接點N1連接。
在圖36中，功率器件12是以與功率器件13的連接點N1的電位為基準電位而在該基準電位與電源PS供給的電源電位之間進行開關動作的器件，稱為高電位側功率器件。
另外，功率器件13是以接地電位為基準電位而在該基準電位與連接點N1的電位之間進行開關動作的器件，稱為低電位側功率器件。
因此，圖36所示的電平移位電路90區分為高電位側功率器件驅動電路HD和低電位側功率器件驅動電路LD。
高電位側功率器件HD具有在成為該驅動電路的電源的高電位側電源10的正極與負極之間串聯連接的NMOS晶體管24和25，是通過相輔地使NMOS晶體管24和25通/斷而使功率器件12進行開關的電路。高電位側電源10的負極與連接點N1連接。另外，將NMOS晶體管24和25的連接點的電壓稱為高電位側輸出電壓HO。
另外，具有用于驅動NMOS晶體管24和25并應答從外部設置的電腦等供給的以接地電位為基準發生的脈沖狀的輸入信號S1的正和負的電平遷移而發生脈沖狀的導通信號和截止信號的脈沖發生電路3。
脈沖發生電路3的2個輸出與作為電平咬晶體管的高耐壓N溝道型場效應晶體管(稱為HNMOS晶體管)4和5的柵極連接。并且，導通信號供給HNMOS晶體管4的柵極，截止信號供給HNMOS晶體管5的柵極。
HNMOS晶體管4和5的漏極分別與電阻29和30的一端連接，同時，也與反相電路6和7的輸入連接。
并且，反相電路6和7的輸出與保護電路8的輸入連接，保護電路8的輸出與SR觸發電路9的置位輸入和復位輸入連接。這里，保護電路8是用于防止SR觸發電路9的誤動作的濾波電路。由邏輯門構成。以下，有時也將保護電路8稱為濾波電路8。SR觸發電路9的Q輸出與NMOS晶體管24的柵極連接，同時，也與反相電路23的輸入連接，反相電路23的輸出與NMOS晶體管25的柵極連接。
電阻29和30的另一端與NMOS晶體管24的漏極側即高電位側電源10的正極(將該電壓稱為高電位側浮置電源絕對電壓VB)連接。另外，NMOS晶體管24的源極即高電位側電源10的負極(將該電壓稱為高電位側浮置電源配置電壓VS)與二極管21和22的陽極連接，二極管21和22的陰極分別與HNMOS晶體管4和5的漏極連接。
另外，低電位側功率器件驅動電路LD具有在成為該驅動電路的電源的低電位側電源11的正極(將該電壓稱為低電位側固定電源電壓VCC)與負極(接地電位)之間串聯連接的NMOS晶體管27和28，是通過相輔地使NMOS晶體管27和28通/斷而使功率器件13進行開關的電路。這里，將NMOS晶體管27和28的連接點的電壓稱為低電位側輸出電壓LO，此處的電壓變化成為控制信號S7，控制功率器件13。NMOS晶體管27由從外部供給的輸入信號S0控制，NMOS晶體管28由反相電路26將輸入信號S0反相后的信號控制。
下面，使用圖37所示的時序圖說明電平咬電路90的動作。
在圖37中，應答從外部供給的脈沖狀的輸入信號S1的正和負的電平遷移，脈沖發生電路3順序發生脈沖，作為導通信號S2和截止信號S3。
首先，作為導通信號S2，供給向“H(高電位)”遷移的脈沖信號。這時，截止信號S3是“L(低電位)”狀態，由導通信號S2使HNMOS晶體管4導通。HNMOS晶體管5是截止狀態。
這樣，在與HNMOS晶體管4連接的電阻29上就發生電壓降，“L”信號輸入反相電路6。另一方面，在與HNMOS晶體管5連接的電阻30上不發生電壓降，所以，“H”信號輸入反相電路7。因此，反相電路6的輸出信號S4成為向“H”遷移的脈沖信號，反相電路7的輸出信號S5維持“L”狀態。
并且，從接收反相電路6和7的輸出信號S4和S5的保護電路8，作為輸出信號S6，與反相電路6的輸出信號S4對應地輸出脈沖信號；作為輸出信號S7，與反相電路7的輸出信號S5對應地輸出“L”信號。
作為截止信號S3，供給向“H(高電位)”遷移的脈沖信號時，也進行和上述一樣的動作，從保護電路8，作為輸出信號S7，與反相電路7的輸出信號S5對應地輸出脈沖信號；作為輸出信號S6，與反相電路6的輸出信號S4對應地輸出“L”信號。
結果，SR觸發電路9的輸出信號S8在供給導通信號的時刻遷移為“H”，在供給截止信號的時刻遷移為“L”。通過相輔地使NMOS晶體管24和25通/斷而得到的功率器件12的控制信號S9也是同樣的信號。
這里的問題是由于由功率器件12和13構成的半橋式功率器件的開關狀態而在從連接點N1到二極管21和22的陽極的線路中發生的dv/dt過渡信號。
在發生dv/dt過渡信號時，由HNMOS晶體管4和5的漏極—源極堿的寄生電容與dv/dt過渡信號的累計而得到的dv/dt電流，同時流入HNMOS晶體管4和5。
這樣，由dv/dt過渡信號引起的誤脈沖P1和P2就同時作為信號S2和S3而供給，取代導通信號和截止信號，保護電路8這時用于防止信號同時輸入SR觸發電路9。
但是，雖然保護電路8在由dv/dt過渡信號引起的誤脈沖作為信號S2和S3同時供給時起濾波器的功能，在由dv/dt過渡信號引起的誤脈沖P1和P2由于HNMOS晶體管4和5的元件特性的偏差而有時間差供給時，在保護電路8的輸出信號S6和S7中，就供給與時間差相應的寬度的脈沖信號P11和P12，從而將由脈沖信號P11和P12引起功率器件12發生成為導通狀態或截止狀態的誤動作。
并且，在功率器件12發生誤動作時，在供給下1個正常的打通信號或截止信號之前將維持誤動作，隨情況而不同，功率器件12和13將有可能發生短路等情況。

發明內容
本發明就是為了解決上述問題而提案的，目的旨在提供在dv/dt過渡信號有時間差而供給時可以防止功率器件的誤動作的電平移位電路。
本發明的技術方案1所述的半導體裝置是進行串聯連接的介于高電位的主電源電位與低電位的主電源電位之間的第1和第2開關器件的驅動控制的半導體裝置，其特征在于具有控制上述第1和第2開關器件中高電位側開關器件的導通/非導通的控制部、與具有表示上述高電位側開關器件的導通的第1狀態和表示上述高電位側開關器件的非導通的第2狀態的第1輸入信號的上述第1和第2狀態對應地發生第1和第2重復脈沖信號的脈沖發生部和使上述第1和第2重復脈沖信號向高電位側進行電平移位而得到第1和第2已分別進行了電平移位的重復脈沖信號的電平移位部，上述控制部根據上述第1和第2已進行了電平移位的重復脈沖信號向上述高電位側開關器件輸出分別使上述高電位側開關器件導通或非導通的控制信號。
本發明的技術方案2所述的半導體裝置的特征在于上述脈沖發生部具有生成時鐘信號的時鐘信號發生部和接收上述時鐘信號和上述第1輸入信號而僅在上述第1輸入信號處于上述第1狀態的期間將上述時鐘信號作為上述第1重復脈沖信號而輸出、僅在上述第1輸入信號處于上述第2狀態的期間將上述時鐘信號作為上述第2重復脈沖信號而輸出的重復脈沖發生部。
本發明的技術方案3所述的半導體裝置的特征在于上述脈沖發生部具有接收外部時鐘信號和上述第1輸入信號而僅在上述第1輸入信號處于上述第1狀態的期間將上述外部時鐘信號作為上述第1重復脈沖信號而輸出、僅在上述第1輸入信號處于上述第2狀態的期間將上述外部時鐘信號作為上述第2重復脈沖信號而輸出的重復脈沖發生部，上述第1輸入信號與上述外部時鐘信號同步。
本發明的技術方案4所述的半導體裝置的特征在于進而具有接收上述第1和第2已進行了電平移位的重復脈沖信號并取兩者的邏輯和而再生上述時鐘信號或外部時鐘信號從而作為內部時鐘信號而輸出的邏輯電路。
本發明的技術方案5所述的半導體裝置的特征在于上述脈沖發生部具有接收上述第1輸入信號并與上述第1輸入信號向第1狀態遷移同步地僅在上述第1輸入信號處于上述第1狀態的期間輸出上述第1重復脈沖信號的第1振蕩電路和接收上述第1輸入信號并與上述第1輸入信號向第2狀態遷移同步地僅在上述第1輸入信號處于上述第2狀態的期間輸出上述第2重復脈沖信號的第2振蕩電路。
本發明的技術方案6所述的半導體裝置的特征在于上述第1和第2開關器件中低電位側開關器件由第2輸入信號控制導通/非導通，上述半導體裝置進而具有接收上述時鐘信號或外部時鐘信號和上述第2輸入信號并使上述第2輸入信號與上述時鐘信號或上述外部時鐘信號同步從而作為同步控制信號而輸出的同步電路，由上述同步控制信號控制上述第2開關器件的導通/非導通。
本發明的技術方案7所述的半導體裝置的特征在于上述脈沖發生部具有生成時鐘信號的時鐘信號發生部、接收上述時鐘信號和上述第1輸入信號而僅在上述第1輸入信號處于上述第1狀態的期間將上述時鐘信號作為第1信號而輸出和僅在上述第1輸入信號處于上述第2狀態的期間將上述時鐘信號作為第2信號而輸出的重復脈沖發生部、接收上述第1輸入信號并在上述第1輸入信號的各周期中輸出具有與上述第1輸入信號向上述第1狀態遷移同步的1個脈沖的第3信號的第1單觸發脈沖發生電路、接收上述第1輸入信號的反相信號并在上述第1輸入信號的各周期中輸出具有與上述第1輸入信號向上述第2狀態遷移同步的1個脈沖的第4信號的第2單觸發脈沖發生電路、接收上述第1和上述第3信號并取兩者的邏輯和從而作為上述第1重復脈沖信號而輸出的第1邏輯電路和接收上述第2和上述第4信號并取兩者的邏輯和從而作為上述第2重復脈沖信號而輸出的第2邏輯電路。
本發明的技術方案8所述的半導體裝置的特征在于上述脈沖發生部具有生成時鐘信號的時鐘信號發生部、接收上述時鐘信號和上述第1輸入信號而僅在上述第1輸入信號處于上述第1狀態的期間將上述時鐘信號作為第1信號而輸出和僅在上述第1輸入信號處于上述第2狀態的期間將上述時鐘信號作為第2信號而輸出的重復脈沖發生部、接收上述時鐘信號和上述第1輸入信號并具有與上述第1輸入信號向上述第1狀態遷移同步地置位的第1輸出端和與上述第1輸入信號向上述第2狀態遷移同步地置位的第2輸出端而上述第1和第2輸出端與上述時鐘信號同步地復位的鎖存電路、接收上述第1信號和從上述第1輸出端輸出的第3信號并取兩者的邏輯和從而作為上述第1重復脈沖信號而輸出的第1邏輯電路和接收上述第2信號和從上述第2輸出端輸出的第4信號并取兩者的邏輯和從而作為上述第2重復脈沖信號而輸出的第2邏輯電路。
本發明的技術方案9所述的半導體裝置的特征在于上述脈沖發生部具有生成時鐘信號的時鐘信號發生部、接收上述時鐘信號和上述第1輸入信號而僅在上述第1輸入信號處于上述第1狀態的期間將上述時鐘信號作為第1信號而輸出和僅在上述第1輸入信號處于上述第2狀態的期間將上述時鐘信號作為第2信號而輸出的重復脈沖發生部、接收上述時鐘信號和上述第1輸入信號并具有與上述第1輸入信號向上述第1狀態遷移同步地置位的第1輸出端和與上述第1輸入信號向上述第2狀態遷移同步地置位的第2輸出端而上述第1和第2輸出端與上述時鐘信號同步地復位的鎖存電路、接收上述第1信號和從上述第1輸出端輸出的第3信號并取兩者的邏輯和從而作為上述第5信號而輸出的第1邏輯電路、接收上述第2信號和從上述第2輸出端輸出的第4信號并取兩者的邏輯和從而作為上述第6信號而輸出的第2邏輯電路、接收上述第5信號并減小包含在上述第5信號中的脈沖的占空比從而作為上述第1重復脈沖信號而輸出的第1單觸發脈沖發生電路和接收上述第6信號并減小包含在上述第6信號中的脈沖的占空比從而作為上述第2重復脈沖信號而輸出的第2單觸發脈沖發生電路。
本發明的技術方案10所述的半導體裝置的特征在于上述重復脈沖發生部具有輸入上述時鐘信號和上述第1輸入信號的第1與電路和輸入上述時鐘信號和上述第1輸入信號的反相信號的第2與電路，從上述第1與電路輸出上述第1重復脈沖信號，從上述第2與電路輸出上述第2重復脈沖信號。
本發明的技術方案11所述的半導體裝置的特征在于上述第1和第2單觸發脈沖發生電路具有串聯連接的第1、第2、第3和第4反相電路、與上述第1～第4反相電路并聯連接的第5反相電路、上述第4和第5反相電路的輸出部與輸入部連接的或非電路和連接在上述第2反相電路和上述第3反相電路的連接點與上述低電位主電源電位之間的電容器，上述第1和第5反相電路的輸入部與上述第1和第2單觸發脈沖發生電路的輸入部相當，上述或非電路的輸出部與上述第1和第2單觸發脈沖發生電路的輸出部相當。
本發明的技術方案12所述的半導體裝置的特征在于進而具有對上述時鐘信號進行指定的處理以使上述第1和第2重復脈沖信號不在指定間隔以上接近地發生的時鐘信號調整單元。
本發明的技術方案13所述的半導體裝置的特征在于上述時鐘信號調整單元在技術方案7所述的半導體裝置中具有接收上述第1輸入信號并進行指定的延遲而成為延遲輸入信號從而至少取代上述第1輸入信號供給上述重復脈沖發生部及上述第1和第2單觸發脈沖發生電路的延遲電路和接收上述時鐘信號并根據上述第1輸入信號和上述延遲輸入信號在與上述指定的延遲期間相當的指定期間將處于有效狀態的上述時鐘信號掩蔽而作為掩蔽信號供給上述重復脈沖發生部的掩蔽電路。
本發明的技術方案14所述的半導體裝置的特征在于上述時鐘信號調整單元在技術方案7所述的半導體裝置中具有接收上述第1輸入信號并進行指定的延遲而作為延遲輸入信號供給上述重復脈沖發生部及上述第1和第2單觸發脈沖發生電路的延遲電路，上述重復脈沖發生部接收上述時鐘信號、上述第1輸入信號和上述延遲輸入信號并使上述第1和第2重復脈沖信號的發生間隔隔開上述指定期間。
本發明的技術方案15所述的半導體裝置的特征在于上述重復脈沖發生部具有輸入上述時鐘信號及上述第1輸入信號和上述延遲輸入信號的第1與電路和輸入上述時鐘信號及上述第1輸入信號的反相信號和上述延遲輸入信號的反相信號的第2與電路，從上述第1與電路輸出上述第1重復脈沖信號，從上述第2與電路輸出上述第2重復脈沖信號。
本發明的技術方案16所述的半導體裝置的特征在于上述重復脈沖發生部具有輸入上述第1輸入信號和上述延遲輸入信號的排他或非電路、輸入上述時鐘信號及上述延遲輸入信號和排他或非電路的輸出信號的第1與電路和輸入上述時鐘信號及上述延遲輸入信號的反相信號和上述排他或非電路的上述輸出信號的第2與電路，從上述第1與電路輸出上述第1重復脈沖信號，從上述第2與電路輸出上述第2重復脈沖信號。
本發明的技術方案17所述的半導體裝置的特征在于進而具有控制上述脈沖發生部以使僅在從上述第1輸入信號向上述第2狀態遷移時和從向上述第1狀態遷移時開始的指定期間中發生上述第1和第2重復脈沖信號的脈沖控制單元。
本發明的技術方案18所述的半導體裝置的特征在于上述脈沖控制單元在技術方案7所述的半導體裝置中是控制上述重復脈沖發生部的單元，具有接收上述第1輸入信號并輸出在上述指定期間成為有效狀態的定時信號的定時電路，上述定時信號供給上述重復脈沖發生部，上述重復脈沖發生部在上述定時信號有效的期間發生與上述時鐘信號對應的上述第1和第2重復脈沖信號。
本發明的技術方案19的半導體裝置的特征在于上述定時電路具有接收上述第1輸入信號并與上述第1輸入信號向上述第1狀態遷移同步地輸出在上述指定期間成為有效狀態的1個脈沖的第1定時用單觸發脈沖發生電路和接收上述第1輸入信號的反相信號并與上述第1輸入信號向上述第2狀態遷移同步地輸出在上述指定期間成為英雄狀態的1個脈沖的第2定時用單觸發脈沖發生電路，將上述第1和第2定時用單觸發脈沖發生電路的輸出作為上述定時信號而輸出。
本發明的技術方案20所述的半導體裝置的特征在于上述第1和第2定時用單觸發脈沖發生電路具有串聯連接的第1、第2、第3和第4反相電路、與上述第1～第4反相電路并聯連接的第5反相電路、上述第4和第5反相電路的輸出部與輸入部連接的或非電路和連接在上述第2反相電路和上述第3反相電路的連接點與上述低電位的主電源電位之間的電容器，上述第1和第5反相電路的輸入部與上述第1和第2定時用單觸發脈沖發生電路的輸入部相當，上述或非電路的輸出部與上述第1和第2定時用單觸發脈沖發生電路的輸出部相當。
本發明的技術方案21所述的半導體裝置的特征在于進而具有配置在上述控制部的前級的濾波電路，上述濾波電路在同時輸入上述第1和第2已進行了電平移位的重復脈沖信號的期間向上述控制部供給指定的信號用以繼續輸出此前的上述控制信號。
附圖的簡單說明

圖1是說明本發明的半導體裝置的實施例1的結構的圖。
圖2是表示重復脈沖發生電路的結構例的圖。
圖3是說明本發明的半導體裝置的實施例1的動作的時序圖。
圖4是說明本發明的半導體裝置的實施例2的結構的圖。
圖5是說明本發明的半導體裝置的實施例2的動作的時序圖。
圖6是說明本發明的半導體裝置的實施例3的結構的圖。
圖7是說明本發明的半導體裝置的實施例3的動作的時序圖。
圖8是說明本發明的半導體裝置的實施例4的結構的圖。
圖9是說明本發明的半導體裝置的實施例4的動作的時序圖。
圖10是說明本發明的半導體裝置的實施例5的結構的圖。
圖11是說明本發明的半導體裝置的實施例5的動作的時序圖。
圖12是說明本發明的半導體裝置的實施例5的動作的時序圖。
圖13是說明本發明的半導體裝置的實施例6的結構的圖。
圖14是表示單觸發脈沖發生電路的結構例的圖。
圖15是說明單觸發脈沖發生電路的動作的時序圖。
圖16是說明本發明的半導體裝置的實施例6的動作的時序圖。
圖17是說明本發明的半導體裝置的實施例7的結構的圖。
圖18是說明本發明的半導體裝置的實施例7的動作的時序圖。
圖19是說明本發明的半導體裝置的實施例8的結構的圖。
圖20是說明本發明的半導體裝置的實施例8的動作的時序圖。
圖21是表示本發明實施例6的半導體裝置具有濾波電路的結構的圖。
圖22是表示濾波電路的結構的圖。
圖23是說明具有濾波電路的結構的動作的時序圖。
圖24是說明具有濾波電路的結構的動作的時序圖。
圖25是說明本發明的半導體裝置的實施例9的結構的圖。
圖26是說明本發明的半導體裝置的實施例9的動作的時序圖。
圖27是說明本發明的半導體裝置的實施例9的動作的時序圖。
圖28是表示掩蔽電路的結構的圖。
圖29是說明本發明的半導體裝置的實施例9的變形例的結構的圖。
圖30是說明本發明的半導體裝置的實施例9的變形例的動作的時序圖。
圖31是說明本發明的半導體裝置的實施例9的變形例的結構的圖。
圖32是說明本發明的半導體裝置的實施例10的結構的圖。
圖33是說明本發明的半導體裝置的實施例10的動作的時序圖。
圖34是說明本發明的半導體裝置的實施例10的動作的時序圖。
圖35是表示定時電路的結構的圖。
圖36是說明先有的半導體裝置的結構的圖。
圖37是說明先有的半導體裝置的動作的時序圖。
發明的
具體實施例方式
A.實施例1A-1.裝置結構作為本發明的半導體裝置的實施例1，圖1表示狀態方式的電平移位電路100的結構。
在圖1中，IGBT(絕緣門型雙極性晶體管)等功率器件12和13推拉輸出式連接在電源PS的正極與負極(接地電位GND)之間，構成半橋式功率器件。另外，續流二極管D1和D2分別逆向與功率器件12和13并聯連接。并且，負載(電機等電感性負載)14與功率器件12和功率器件13的連接點N1連接。
在圖1中，功率器件12是以與功率器件13的連接點N1的電位為基準電位而在該基準電位與電源PS供給的電源電位之間進行開關動作的器件，稱為高電位側功率器件。
另外，功率器件13是以接地電位為基準電位而在該基準電位與連接點N1的電位之間進行開關動作的器件，稱為低電位側功率器件。
電平移位電路100是進行這樣的半橋式功率器件的驅動控制的電路，區分為高電位側功率器件驅動電路HD1和低電位側功率器件驅動電路LD。
高電位側功率器件的驅動電路HD1具有串聯連接在成為該驅動電路的電源的高電位側電源10的正極與負極間的NMOS晶體管24和25，是通過相輔地使NMOS晶體管24和25通/斷而使功率器件12進行開關的電路。高電位側電源10的負極與連接點N1連接。另外，將NMOS晶體管24和25的連接點的電壓稱為高電位側輸出電壓HO。
另外，高電位側功率器件驅動電路HD1具有為了驅動NMOS晶體管24和25通過按一定的周期T輸出脈沖而生成所謂的內部時鐘信號的時鐘信號發生電路16和與時鐘信號發生電路16的輸出信號S10同步地監視外部的輸入信號S1(第1輸入信號)的狀態而接收以接地電位為基準發生的脈沖狀的(具有第1狀態、第2狀態的2個電位狀態)輸入信號S1從而發生脈沖狀的導通信號S2(第1重復脈沖信號)和截止信號(第2重復脈沖信號)的重復脈沖發生電路17。
可以將時鐘信號發生電路16和重復脈沖發生電路17合在一起稱為脈沖發生部，另外，兩者從成為低電位側功率器件驅動電路LD的電源的低電位側電源11供給驅動電力。
下面，使用圖2說明重復脈沖發生電路17的結構的一例。如圖2所示，重復脈沖發生電路17具有2個2輸入與電路171和172。時鐘信號發生電路16的輸出信號S10輸入與電路171和172，外部的輸入信號S1輸入與電路171，同時，通過反相電路173輸入與電路172。并且，從與電路171輸出導通信號S2，從與電路172輸出截止信號S3。
利用這樣的結構，在輸入信號S1處于“H(高電位)”狀態的期間即導通期間，可以將時鐘信號作為導通信號S2而輸出，在輸入信號S1處于“L(低電位)”狀態的期間即截止期間，可以將時鐘信號作為截止信號S3而輸出。
這里，返回到圖1的說明。重復脈沖發生電路17的2個輸出與作為電平移位晶體管的高耐壓N溝道型場效應晶體管(稱為HNMOS晶體管)4和5的柵極連接。并且，導通信號供給HNMOS晶體管4的柵極，截止信號供給HNMOS晶體管5的柵極。
HNMOS晶體管4和5的漏極分別與電阻29和30的一端連接，同時也與反相電路6和7的輸入連接。
并且，反相電路6和7的輸出與SR觸發電路9的置位輸入和復位輸入連接。
SR觸發電路9的Q輸出與NMOS晶體管24的柵極連接，同時也與反相電路23的輸入連接，反相電路23的輸出與NMOS晶體管25的柵極連接。
電阻29和30的另一端與NMOS晶體管24的漏極側即高電位側電源10的正極(將該電壓稱為高電位側浮置電源絕對電壓VB)連接。另外，NMOS晶體管24的源極即高電位側電源10的負極(將該電壓稱為高電位側浮置電源偏置電壓VS)與二極管21和22的陽極連接，二極管21和22的陰極分別與HNMOS晶體管4和5的漏極連接。
另外，低電位側功率器件驅動電路LD具有串聯連接在成為該驅動電路的電源的低電位側電源11的正極(將該電壓稱為低電位側固定電源電壓VCC)與負極間的NMOS晶體管27和28，是通過相輔地使NMOS晶體管27和28通/斷而使功率器件13進行開關的電路。
這里，將NMOS晶體管27和28的連接點的電壓稱為低電位側輸出電壓LO，此處的電壓變化成為控制信號S17，控制功率器件13。
NMOS晶體管27由從外部供給的輸入信號S0(第2輸入信號)控制，NMOS晶體管28由反相電路26將輸入信號S0反相后的信號控制。
A-2.裝置動作下面，使用圖3所示的燒結說明電平移位電路100的動作。
在圖3中，接收從外部供給的脈沖狀的輸入信號S1的重復脈沖發生電路17在時鐘信號發生電路16的輸出信號S10的脈沖遷移(上升)為“H”的時刻將與輸出信號S10的脈沖同步的脈沖作為導通信號S2重復輸出。該動作維持到輸入信號S1遷移(下降)為“L”為止。
另外，接收脈沖狀的輸入信號S1的重復脈沖發生電路17在輸入信號S1維持“H”狀態的期間停止將與輸出信號S10的脈沖同步的脈沖作為截止信號S3而輸出，在輸入信號S1下降之后，將與輸出信號S10的脈沖同步的脈沖作為截止信號S3而輸出。該動作在輸入信號S1為“L”的期間維持。
根據導通信號S2的脈沖，HNMOS晶體管4周期性地導通。HNMOS晶體管5在作為導通信號S2而輸出脈沖的期間維持截止狀態。
HNMOS晶體管4導通時，在與HNMOS晶體管4連接的電阻29上發生電壓降，“L”信號輸入反相電路6。另一方面，在與HNMOS晶體管5連接的電阻30上不發生電壓降，所以，“H”信號繼續輸入反相電路7。因此，反相電路6作為輸出信號S4而輸出脈沖信號，而反相電路7的輸出信號S5維持“L”狀態。
這里，SR觸發電路9是反相輸入型的，通過“H”信號供給置位輸入、“L”信號供給復位輸入而成為置位狀態，Q輸出則輸出“H”信號。因此，接收反相電路6和7的輸出信號S4和S5的SR觸發電路9在輸出信號S4的開始的脈沖遷移(上升)為“H”的時刻成為置位狀態，其Q輸出的輸出信號S8維持“H”狀態。該狀態在作為輸出信號S4而重復輸出脈沖的期間維持，在作為輸出信號S5開始輸出脈沖時，在輸出信號S5的開始的脈沖遷移(上升)為“H”的時刻復位。
利用輸出信號S4和S5通過相輔地使NMOS晶體管24和25通/斷而得到的功率器件12的控制信號S9也是同樣的信號。
在輸入信號S1為“L”的期間，作為截止信號S3重復輸出與輸出信號S10的脈沖同步的脈沖，HNMOS晶體管5周期性地導通。
在HNMOS晶體管5導通時，在與HNMOS晶體管5連接的電阻30上發生電壓降，“L”信號輸入反相電路7。另一方面，在與HNMOS晶體管4連接的電阻29上不發生電壓降，所以，“H”信號繼續輸入反相電路6。因此，反相電路7作為輸出信號S3而重復輸出脈沖，反相電路6的輸出信號S4維持“L”狀態。
并且，接收反相電路6和7的輸出信號S4和S5的SR觸發電路9在輸出信號S5的開始的脈沖上升的時刻成為復位狀態，其Q輸出的輸出信號S8維持“L”狀態。該狀態在作為輸出信號S5而重復輸出脈沖的期間維持。
A-3.作用效果如上所述，在本發明實施例1的電平移位電路100中，與外部的輸入信號S1對應地對導通信號S2和截止信號S3按一定周期T重復供給脈沖，通過使HNMOS晶體管4和5周期性地導通，導通信號S2和截止信號S3向高電位側進行電平移位，成為信號S4和S5(進行了電平移位的導通信號和截止信號)。
因此，在截止期間，即使由dv/dt過渡信號引起的誤脈沖P3和P4供給導通信號S2和截止信號S3從而由于誤脈沖P3而SR觸發電路9成為置位狀態，該期間也只持續到向截止信號S3供給正常的脈沖為止。因此，限定了功率器件12成為導通狀態的期間，最大成為與周期T相當的期間，然后就正常地控制，所以，可以防止功率器件12和13都成為導通狀態而短路的情況。
時鐘信號發生電路16的脈沖的周期T比脈沖狀的輸入信號S1的周期短得多，即頻率很高。例如，功率器件12和13成為短路狀態所能堅持的時間約為1μsec，所以，為了將短路時間抑制鈍該時間以內，考慮了信號傳遞時間，可以構成振蕩頻率為1～2MHz的時鐘信號發生電路16。
B.實施例2B-1.裝置結構作為本發明的半導體裝置的實施例2，圖4表示電平移位電路200的結構。在圖4中，對于與圖1所示的電平移位電路100相同的結構標以相同的符號，并省略重復的說明。
如圖4所示，電平移位電路200區分為高電位側功率器件驅動電路HD2和低電位側功率器件驅動電路LD，在高電位側功率器件驅動電路HD2中，不具有在圖1所示的電平移位電路100中設置的時鐘信號發生電路16，將從外部供給的時鐘信號作為信號S10供給重復脈沖發生電路17。
在圖1所示的電平移位電路100中，使用獨自具有的時鐘信號發生電路16發生的脈沖信號，但是，這時外部的輸入信號S1的脈沖供給的時刻與從時鐘信號發生電路16供給的脈沖的時刻有可能不一致，這時，在輸入信號S1與功率器件12的控制信號S9之間，將發生由時鐘信號的偏離而引起的時間延遲td(參見圖3)。
但是，如本實施例那樣，通過使用從外部供給的時鐘信號，便可消除時間延遲td。
B-2.裝置動作下面，使用圖5所示的時序圖說明電平移位電路200的動作。
接收從外部供給的脈沖狀的輸入信號S1的重復脈沖發生電路17在從外部供給的外部時鐘信號S10的脈沖上升的時刻將與外部時鐘信號S10的脈沖同步的脈沖作為打通信號S2重復輸出。
這里，包含電平移位電路200由電腦等進行具有半橋式功率器件的裝置的控制時，使用共同的時鐘信號(外部時鐘信號)，所以，輸入信號S1也與該外部時鐘信號同步地生成。
因此，供給重復脈沖發生電路17的外部時鐘信號S10與輸入信號S1同步，輸入信號S1的上升時刻與供給打通信號S2的最初的脈沖的時刻一致，不會發生兩者的偏離引起的時間延遲。
這在輸入信號S1的下降的時刻與供給截止信號S3的脈沖的時刻也是一樣的。
B-3.作用效果如上所述，在本發明實施例2的電平移位電路200中，與外部的輸入信號S1同步地按一定的周期向打通信號S2和截止信號S3重復供給脈沖，所以，在輸入信號S1與功率器件12的控制信號S9之間即輸入輸出間可以消除由時鐘信號的偏離引起的時間延遲，從而可以防止功率芹12的響應速度降低。
C.實施例3C-1.裝置結構作為本發明的半導體裝置的實施例3，圖6表示電平移位電路300的結構。在圖6中，對于和圖1所示的電平移位電路100相同的結構標以相同的符號，并省略重復的說明。
如圖6所示，電平移位電路300區分為高電位側功率器件驅動電路HD3和低電位側功率器件驅動電路LD，在高電位側功率器件驅動電路HD3中，具有通過取重復供給的已進行了電平移位的導通信號S4和已進行了電平移位的截止信號S5的邏輯和而在高電位區域得到頻率與時鐘信號發生電路16的振蕩頻率相同的時鐘信號的或電路19。
即，反相電路6和7的輸出與SR觸發電路9的置位輸入和復位輸入連接，同時，也與或電路19的2個輸入連接。
并且，或電路19的輸出信號Sc供給與SR觸發電路9的Q輸出連接的保護電路20。
保護電路20具有檢測高電位側電源10的電源電壓的降低等高電位區域的各結構的動作錯誤并且不論輸入的狀態如何都強制地停止輸出的功能，保護電路20的輸出與NMOS晶體管24的柵極連接，同時也與反相電路23的輸入連接。
保護電路20的輸出信號與SR觸發電路9的輸出信號S8實際上相同，所以，將兩者都表示為S8。
C-2.裝置動作下面，使用圖7所示的時序圖說明電平移位電路300的特征的動作。
圖7是說明或電路19的動作的時序圖，表示出了通過取重復供給的已進行了電平移位的導通信號S4和已進行了電平移位的截止信號S5的邏輯和而作為輸出信號Sc可以得到頻率與時鐘信號發生電路16的振蕩頻率相同的時鐘信號。
通過將這樣的輸出信號Sc供給保護電路20，保護電路20可以進行正確的動作。
即，保護電路20在所監視的高電位區域的結構要素中具有錯誤動作不持續指定時間以上就不視為錯誤的濾波電路時就可以根據輸出信號Sc計量錯誤動作時間，所以，可以提高計量精度，進行正確的保護動作。
C-3.作用效果如上所述，在本發明實施例3的電平移位電路300中，通過取已進行了電平移位的導通信號S4和已進行了電平移位的截止信號S5的邏輯和，在高電位區域可以得到頻率與時鐘信號發生電路16的振蕩頻率相同的時鐘信號，通過將該時鐘信號供給保護電路20，可以提高高電位區域的各結構的錯誤動作的檢測精度，從而保護電路20可以進行正確的保護動作。
在圖4所示的電平移位電路200的結構中，也可以設置或電路19和保護電路20。這時，在高電位區域可以得到與外部時鐘信號相同的時鐘信號。
D.實施例4D-1.裝置結構作為本發明的半導體裝置的實施例4，圖8表示電平移位電路400的結構。在圖8中，對于與圖1所示的電平移位電路100相同的結構標以相同的符號，并省略重復的說明。
如圖8所示，電平移位電路400區分為高電位側功率器件驅動電路HD4和低電位側功率器件驅動電路LD，在高電位側功率器件驅動電路HD4中，并具有在圖1所示的電平移位電路100中設置的時鐘信號發生電路16和重復脈沖發生電路17，而代之以具有接收外部的輸入信號S1并與輸入信號S1遷移(上升)為“H”同步地作為導通信號S2而進行一定周期的脈沖的重復輸出的振蕩電路41和與輸入信號S1的下降沿同步地作為截止信號而進行一定周期的脈沖的重復輸出的振蕩電路42。
D-2.裝置動作下面，使用圖9所示的時序圖說明電平移位電路400的特征的動作。
如圖9所示，接收從外部供給的脈沖狀的輸入信號S1的振蕩電路41在輸入信號S1的上升沿時刻開始進行脈沖的一定周期的重復輸出，在輸入信號S1的下降沿時刻停止脈沖輸出。因此，輸入信號S1的泅時刻與供給導通信號S2的開始的脈沖的時刻一致，從而可以消除由兩者的偏離引起的時間延遲。
另一方面，接收從外部供給的脈沖狀的輸入信號S1的振蕩電路42在輸入信號S1維持“H”狀態的期間停止脈沖的一定周期的重復輸出，在輸入信號S1下降到“L”之后，開始進行脈沖輸出。因此，輸入信號S1的下降沿時刻與供給截止信號S3的開始的脈沖的時刻一致，從而可以消除由兩者的偏離引起的時間延遲。
D-3.作用效果如上所述，在本發明實施例4的電平移位電路400中，具有作為導通信號S2和截止信號S3而與輸入信號S1同步地進行一定周期的脈沖的重復輸出的振蕩電路41和42，所以，在輸入信號S1與功率器件12的控制信號S9之間即輸入輸出間可以消除由時鐘信號的偏離引起的時間延遲，從而可以防止功率器件12的響應速度降低。
E.實施例5E-1.裝置結構作為本發明的半導體裝置的實施例5，圖10表示電平移位電路500的結構。在圖10中，對于與圖1所示的電平移位電路100相同的結構標以相同的符號，并省略重復的說明。
如圖10所示，電平移位電路500區分為高電位側功率器件驅動電路HD1和低電位側功率器件驅動電路LD1，在低電位側功率器件驅動電路LD1中，具有接收時鐘信號發生電路16的輸出信號S10和從外部供給的輸入信號S0并輸出與輸入信號S0向“H”的遷移(上升)和向“L”的遷移(下降)對應同時與輸出信號S10的脈沖的上升沿時刻同步地設定上升沿和下降沿的脈沖狀的同步控制信號S16的同步電路50。
圖1所示的電平移位電路100是使用獨自具有的時鐘信號發生電路16發生的脈沖而減輕由于dv/dt過渡信號而發生的誤脈沖的影響的結構，這時，在供給外部的輸入信號S1的脈沖的時刻與從時鐘信號發生電路16供給的脈沖的時刻不一致時，在輸入信號S1與功率器件12的控制信號S9之間將發生由時鐘信號的偏離引起的時間延遲，這些前面已說明了。
但是，在構成電平移位電路100的低電位側功率器件驅動電路LD中，功率器件13的控制利用外部的輸入信號S0獨立地進行，所以，在輸入信號S0與功率器件13的控制信號S17之間將發生由信號延遲等引起的時間延遲。該時間延遲與由高電位側功率器件驅動電路HD1的時鐘信號的偏離引起的時間延遲在延遲期間有大的差別，所以，難于取得兩者的匹配。
因此，在電平移位電路500中，通過利用同步電路50使輸入信號S0與時鐘信號發生電路16的輸出信號S10同步，可以很容易地取得在高電位側功率器件驅動電路HD1中發生的時間延遲與在低電位側功率器件驅動電路LD1中發生的時間延遲的匹配。
E-2.裝置動作下面，使用圖11和圖12所示的時序圖說明電平移位電路500的特征的動作。
在圖11中，供給高電位側功率器件驅動電路HD1的輸入信號S1、時鐘信號發生電路16的輸出信號S10、導通信號S2和截止信號S3、已進行了電平移位的導通信號S4和已進行了電平移位的截止信號S5、SR觸發電路9的輸出信號S8和功率器件12的控制信號S9的時刻與使用圖1～圖3說明的電平移位電路100相同，所以，省略其說明，使用作為圖11的部分放大圖的圖12說明供給低電位側功率器件驅動電路LD1的輸入信號S0、同步電路50輸出的同步控制信號S16和基于同步控制信號S16的功率器件13的控制信號S17的時刻。
功率器件12的控制信號S9和SR觸發電路9的輸出信號S8實際上相同，功率器件13的控制信號S17和同步控制信號S16實際上相同，所以，在以下的說明中，為了簡便，僅言及輸出信號S8和同步控制信號S16。
如圖12所示，接收從外部供給的輸入信號S0的同步電路50在輸入信號S0下降時，在時鐘信號發生電路16的輸出信號S10的脈沖的上升沿時刻使同步控制信號S16下降，在輸入信號S0上升時，在輸出信號S10的脈沖的上升沿時刻使同步控制信號S16上升。
這里，在圖12中，將輸入信號S0和同步控制信號S16的下降沿時刻的偏離表示為時間延遲td1，將輸入信號S0和同步控制信號S16的上升沿時刻的偏離表示為時間延遲td2。另外，將輸入信號S1和SR觸發電路9的輸出信號S8的上升沿時刻的偏離表示為時間延遲td3，將輸入信號S1和同步控制信號S8的下降沿時刻的偏離表示為時間延遲td4。
如圖12所示，時間延遲td1～td4都僅取決于時鐘信號發生電路16的時鐘信號S10，所以，容易取得匹配，從而容易確保功率器件12和13休止的期間(斷開時間)。
即，功率器件12和13相輔地動作是基本的，如迄今說明的那樣，應避免兩者同時成為導通狀態。為此，通過有意識地設置斷開時間，來防止由于元件的動作特性的偏差等兩者同時成為導通狀態的情況。
例如，比較輸入信號S0和S1時，設定脈沖寬度以使功率器件13為截止狀態的期間比功率器件12為導通狀態的期間長，在信號變化時確保斷開時間Dt1。
并且，在時間延遲td1～td4僅取決于時鐘信號發生電路16的時鐘信號S10的電平移位電路500中，在輸出信號S8與同步控制信號S16的關系中，也已確保了斷開時間Dt2。并且，該斷開時間Dt2的特征是由于存在時間延遲td1～td4而比斷開時間Dt1長，即使縮短預先設定的斷開時間Dt1，也可以可靠地確保比斷開時間Dt1長的斷開時間Dt2。
因此，可以縮短斷開時間Dt2即縮短功率器件12和13實際休止的期間，從而可以提高電力效率。
另外，時間延遲td1～td4僅取決于時鐘信號發生電路16的時鐘信號S10，所以，其長度最大也就是時鐘信號S10的1周期的長度，可以預測最大—最小的范圍，同樣也可以預測斷開時間Dt2。
因此，在設定斷開時間Dt1時，排出了不確定的因素，所以，在斷開時間Dt1中不必包含大的余量，這樣也可以縮短功率器件12和13實際休止的期間，從而可以提高電力效率。
E-3.作用效果如上所述，在本發明實施例5的電平移位電路500中，通過在低電位側功率器件驅動電路LD1中設置同步電路50，使外部的輸入信號S0與時鐘信號發生電路16的輸出信號S10同步，可以很容易取得在高電位側功率器件驅動電路HD1中發生的時間延遲與在低電位側功率器件驅動電路LD1中發生的時間延遲的匹配。
另外，在低電位側功率器件驅動電路LD1中也通過有意識地發生時間延遲，斷開時間的控制就很容易，可以縮短功率器件12和13實際休止的期間，從而可以提高電力效率。另外，在設定斷開時間時，排出了不確定的因素，所以，在斷開時間中不必包含大的余量，從而可以提高電力效率。
以上表示了向低電位側功率器件驅動電路LD1中設置的同步電路50供給時鐘信號發生電路16的輸出信號S10的結構，但是，如使用圖4說明的電平移位電路200那樣，在作為信號S10使用外部時鐘信號的結構中，也可以在低電位側功率器件驅動電路中設置同步電路50。
F.實施例6
F-1.裝置結構作為本發明的半導體裝置的實施例6，圖13表示電平移位電路600的結構。在圖13中，對于與圖1所示的電平移位電路100相同的結構標以相同的符號，并省略重復的說明。
如圖13所示，電平移位電路600區分為高電位側功率器件驅動電路HD4和低電位側功率器件驅動電路LD，在高電位側功率器件驅動電路HD4中，除了時鐘信號發生電路16和重復脈沖發生電路17外，具有單觸發脈沖發生部15。
單觸發脈沖發生部15在輸入的脈沖的上升沿時刻(或下降沿時刻)輸出指定寬度的脈沖，具有導通信號S2用和截止信號S3用的單觸發脈沖發生電路151和152。
這里，單觸發脈沖發生電路151和152是一般的電路，在時鐘信號發生電路16內也設置了同樣的電路。
即，如圖13所示，時鐘信號發生電路16具有原時鐘信號發生電路161和單觸發脈沖發生電路162，根據由原時鐘信號發生電路161發生的脈沖信號，在單觸發脈沖發生電路162中生成指定寬度的脈沖，并作為信號S10而輸出。
這里，圖14表示單觸發脈沖發生電路的結構的一例，其動作的時序圖示于圖15。
如圖14所示，單觸發脈沖發生電路具有串聯連接的4個反相電路G1、G2、G3和G4、與反相電路G1～G4并聯連接的反相電路G5、接收反相電路G4和G5的輸出的或非電路G6和偏置在反相電路G2和G3的連接點與接地電位GND之間的電容器CP。共同的信號輸入反相電路G1和G5。
在圖15中，設反相電路G1和G5的信號輸入部為A點、反相電路G2和G3的連接點為B點、反相電路G4的輸出點為C點、反相電路G5的輸出點為D電、或非電路G6的輸出點為E點，并且表示出了各點的信號狀態。
A點從外部輸入的脈沖與在時鐘信號發生電路16中從原時鐘信號發生電路161供給的相當，在單觸發脈沖發生電路151和152中與外部的輸入信號S1相當。
輸入反相電路G1的脈沖在B點由于存在電容器CP而波形平緩，經過反相電路G3和G4后，在C點進行修復。但是，由于波形的平緩將發生延遲。
另一方面，輸入反相電路G5的脈沖在D點反相后輸出，不發生延遲。因此，將C點和D點的信號輸入或非電路G6時，在E點可以得到具有與信號延遲寬度相當的脈沖寬度的單觸發脈沖。該單觸發脈沖的上升沿與從外部輸入的脈沖的上升沿同步。
這樣，通過將脈沖輸入單觸發脈沖發生電路，與輸入的脈沖的上升沿同步，便可得到具有在電路內部的結構中設定的指定寬度的脈沖。
這里，返回到圖13的說明，外部的輸入信號S1輸入單觸發脈沖發生電路151，輸入信號S1反相后輸入單觸發脈沖發生電路152。
并且，單觸發脈沖發生電路151的輸出信號S22與構成重復脈沖發生電路17的與電路171的輸出信號S12一起輸入或電路31，單觸發脈沖發生電路152的輸出信號S23與構成重復脈沖發生電路17的與電路172的輸出信號S13一起輸入或電路32。
并且，或電路31的輸出信號S2作為導通信號供給HNMOS晶體管4，或電路32的輸出信號S3作為截止信號供給HNMOS晶體管5。
F-2.裝置動作下面，使用圖16所示的時序圖說明電平移位電路600的特征的動作。
在圖16中，供給高電位側功率器件驅動電路HD4的輸入信號S1、供給低電位側功率器件驅動電路LD的輸入信號S0、時鐘信號發生電路16的輸出信號S10的時刻與使用圖1～圖3說明的電平移位電路100相同，所以，省略其說明。另外，為了簡化說明，使輸入信號S1的下降沿與時鐘信號發生電路16的輸出信號S10的上升沿同步。
如圖16所示，與電路171的輸出信號S12與輸入信號S1不同步，所以，與輸入信號S1的各周期對應地供給的輸出信號S12的開始的脈沖的上升沿少許偏離。
但是，單觸發脈沖發生電路151的輸出信號S22的脈沖的上升沿與輸入信號S1同步地供給，所以，成為輸出信號S22與輸出信號S12的邏輯和的或電路31的輸出信號S2(導通信號)在輸入信號S1的各周期中開始的脈沖的上升沿一定與輸入信號S1的上升沿同步。通過取輸出信號S22與輸出信號S12的邏輯和，輸出信號S2的脈沖排列成為不規則的排列。
或電路32的輸出信號S3(截止信號)也是取輸出信號S23與輸出信號S13(圖中未示出)的邏輯和的結果，輸出信號S13的脈沖(圖中未示出)與輸入信號S1的下降沿同步，所以，輸出信號S3的脈沖排列保持規則性。
已進行了電平移位的導通信號S4和已進行了電平移位的截止信號S5也是同樣的信號，結果，SR觸發電路9的輸出信號S8和功率器件12的控制信號S9就與輸入信號S1一致。
F-3.作用效果如上所述，在本發明實施例6的電平移位電路600中，具有發生與外部的輸入信號S1同步的單觸發脈沖的單觸發脈沖發生部15，分別將取單觸發脈沖發生部15的輸出信號S22和S23與輸出信號S12和S13的邏輯和后的信號作為導通信號S2和截止信號S3使用，所以，在輸入信號S1的各周期中，導通信號S2的開始的脈沖的上升沿一定與輸入信號S1的上升沿同步，結果，便可使輸入信號S1的上升沿與功率器件12的控制信號S9的上升沿一致，消除時間延遲，從而可以防止功率器件12的響應速度降低。通常，輸入信號S1的下降沿與時鐘信號發生電路16的輸出信號S10不同步，但是，這時也有和上述同樣的作用，可以使輸入信號S1的下降沿與控制信號S9的下降沿一致。
G.實施例7G-1.裝置結構作為本發明的半導體裝置的實施例7，圖17表示電平移位電路700的結構。在圖17中，對于和圖13所示的電平移位電路600相同的結構標以相同的符號，并省略重復的說明。
如圖17所示，電平移位電路700區分為高電位側功率器件驅動電路HD5和低電位側功率器件驅動電路LD，在高電位側功率器件驅動電路HD5中，具有鎖存電路18，取代圖13所示的電平移位電路600的脈沖發生部15。
外部的輸入信號S1供給鎖存電路18的T輸入，時鐘信號發生電路16的輸出信號S10供給復位輸入。
并且，鎖存電路18的Qon輸出的輸出信號S32與構成重復脈沖發生電路17的與電路171的輸出信號S12一起輸入或電路31，鎖存電路18的Qoff輸出的輸出信號S33與構成重復脈沖發生電路17的與電路172的輸出信號S13一起輸入或電路32。
通過采用這樣的結構，鎖存電路18在輸入信號S1的上升沿將Qon輸出置位，另外，在輸入信號S1的下降沿將Qoff輸出置位，在時鐘信號發生電路16的輸出信號S10的脈沖的上升沿將Qon輸出和Qoff輸出都復位。
G-2.裝置動作下面，使用圖18所示的時序圖說明電平移位電路700的特征的動作。
在圖18中，供給高電位側功率器件驅動電路HD5的輸入信號S1、供給低電位側功率器件驅動電路LD的輸入信號S0、時鐘信號發生電路16的輸出信號S10、與電路171的輸出信號S12的時刻與使用圖16說明的電平移位電路600的時序圖相同，所以，省略其說明。
如圖18所示，鎖存電路18的Qon輸出的輸出信號S32在輸入信號S1的脈沖的上升沿置位，在輸出信號S10的脈沖的上升沿復位。因此，該脈沖寬度和輸入信號S1的各周期中輸出信號S10的開始的脈沖的上升沿與輸入信號S1的脈沖的上升沿的偏離寬度相當，該偏離寬度在輸入信號S1的各周期中各不相同，所以，輸出信號S32的各脈沖的寬度各不相同。
由于輸入信號S1的脈沖的下降沿與輸出信號S10的上升沿同步，所以，Qoff輸出不置位，鎖存電路18的Qoff輸出的輸出信號S33中不存在脈沖。
并且，成為各脈沖的寬度各不相同的輸出信號S32與與電路171的輸出信號S12的邏輯和的或電路31的輸出信號S2(導通信號)，在輸入信號S1的各周期中，開始的脈沖的上升沿一定與輸入信號S1的上升沿同步。通過取輸出信號S32與輸出信號S12的邏輯和，輸出信號S2的脈沖排列成為不規則的排列。
已進行了電平移位的導通信號S4也是同樣的信號，結果，SR觸發電路9的輸出信號S8和單觸發脈沖12的控制信號S9與輸入信號S1一致。
G-3.作用效果如上所述，在本發明實施例7的電平移位電路700中，具有與外部的輸入信號S1同步地將輸出置位而在時鐘信號發生電路16的輸出信號S10的脈沖的上升沿復位的鎖存電路18，將取鎖存電路18的輸出信號S32和S33分別與輸出信號S12和S13的邏輯和后的信號作為導通信號S2和截止信號S3使用，所以，在輸入信號S1的各周期中，導通信號S2的開始的脈沖的上升沿一定與輸入信號S1的上升沿同步，結果，便可使輸入信號S1的上升沿與功率器件12的控制信號S9的上升沿一致，消除時間延遲，從而可以防止功率器件12的響應速度的降低。通常，輸入信號S1的下降沿與時鐘信號發生電路16的輸出信號S10不同步，這時也具有和上述同樣的作用，可以使輸入信號S1的下降沿與控制信號S9的下降沿一致。
H.實施例8H-1.裝置結構作為本發明的半導體裝置的實施例8，圖19表示電平移位電路800的結構。在圖19中，對于與圖17所示的電平移位電路700相同的結構標以相同的符號，并省略重復的說明。
如圖19所示，電平移位電路800區分為高電位側功率器件驅動電路HD6和低電位側功率器件驅動電路LD，在高電位側功率器件驅動電路HD6中，設置了構成時鐘信號發生電路16的原時鐘信號發生電路161，取代在電平移位電路700中使用的時鐘信號發生電路16。并且，從原時鐘信號發生電路161輸出的原時鐘信號S44供給構成重復脈沖發生電路17的與電路171和172的輸入以及鎖存電路18的復位輸入。
另外，成為鎖存電路18的Qon輸出的輸出信號S32與與電路171的輸出信號S12的邏輯和的或電路31的輸出信號S42輸入單觸發脈沖發生電路51，單觸發脈沖發生電路51的輸出信號S2作為導通信號供給HNMOS晶體管4，成為鎖存電路18的Qoff輸出的輸出信號S33與與電路172的輸出信號S13的邏輯和的或電路32的輸出信號S43輸入單觸發脈沖發生電路52，單觸發脈沖發生電路52的輸出信號S3作為截止信號供給HNMOS晶體管5。
H-2.裝置動作下面，使用圖20所示的時序圖說明電平移位電路800的特征的動作。
在圖20中，供給高電位側功率器件驅動電路HD6的輸入信號S1、供給低電位側功率器件驅動電路LD的輸入信號S0、時鐘信號發生電路16的輸出信號S10的時刻與使用圖16說明的電平移位電路600的時序圖相同，所以，省略其說明。
如圖20所示，從原時鐘信號發生電路161輸出的原時鐘信號S44是脈沖寬度比較寬的脈沖。
并且，與電路171的輸出信號S12與輸入信號S1不同步，所以，與輸入信號S1的各周期對應地供給的輸出信號S12的開始的脈沖的上升沿少許偏離。
另外，鎖存電路18的Qon輸出的輸出信號S32在輸入信號S1的脈沖的上升沿置位，在原時鐘信號S44的脈沖的上升沿復位，所以，該脈沖寬度和輸入信號S1的各周期中原時鐘信號S44的開始的脈沖的上升沿與輸入信號S1的脈沖的上升沿的偏離幅度相當，該偏離幅度在輸入信號S1的各周期中各不相同，所以，輸出信號S32的各脈沖的寬度各不相同。
鎖存電路18的Qoff輸出的輸出信號S33使輸入信號S1的脈沖的下降沿與原時鐘信號S44的下降沿同步，所以，Qoff輸出不置位，在輸出信號S33中不存在脈沖。
并且，成為各脈沖的寬度各不相同的輸出信號S32與與電路171的輸出信號S12的邏輯和的或電路31的輸出信號S42在輸入信號S1的各周期中開始的脈沖的上升沿一定與輸入信號S1的上升沿同步。通過取輸出信號S32與輸出信號S12的邏輯和，輸出信號S42的脈沖排列成為不規則的排列。
此外，輸出信號S42輸入單觸發脈沖發生電路51，在使用圖14和圖15說明的結構中，縮小脈沖寬度，即減小占空比而成為導通信號S2。
在取輸出信號S33與輸出信號S13的邏輯和的輸出信號S43中，也由單觸發脈沖發生電路52同樣進行處理而成為截止信號S3。通常，輸入信號S1的下降沿與原時鐘信號S44的上升沿不同步，這時，也具有和上述同樣的作用，或電路32的輸出信號S43與輸入信號S1的下降沿同步。
已進行了電平移位的導通信號S4和已進行了電平移位的截止信號S5也成為與導通信號S2和截止信號S3相同的信號，結果，SR觸發電路9的輸出信號S8和功率器件12的控制信號S9與輸入信號S1一致。
H-3.作用效果如上所述，在本發明實施例8的電平移位電路800中，使取鎖存電路18的輸出信號S32和S33分別與輸出信號S12和S13的邏輯和后的輸出信號S42和S43通過單觸發脈沖發生電路51和52，得到縮小了脈沖寬度的導通信號S2和截止信號S3，所以，導通信號S2和截止信號S3的占空比減小了，縮短了HNMOS晶體管4和5的動作時間，從而可以降低電力消耗。
I.實施例9
I-1.具有濾波電路的結構在以上說明的實施例1～8中，利用HNMOS晶體管4和5進行電平移位，將由反相電路6和7反相后的信號S4和S5供給SR觸發電路9的置位輸入和復位輸入。
但是，在反相電路6和7與SR觸發電路9之間插入以往所使用的濾波電路8，作為信號S2和S3同時供給由dv/dt過渡信號引起的誤脈沖時，可以防止對SR觸發電路9同時進行信號輸入。
圖21表示具有設置了濾波電路8的高電位側功率器件驅動電路HD4A的電平移位電路600A的結構。在圖21中，對于與圖13所示的電平移位電路600相同的結構標以相同的符號，并省略重復的說明。
如圖21所示，反相電路6和7的輸出與濾波電路8的輸入連接，濾波電路8的輸出與SR觸發電路9的置位輸入和復位輸入連接。在圖21中，將由HNMOS晶體管4和5進行了判定移位的信號分別表示為信號S21和S31，將從濾波電路8供給SR觸發電路9的置位輸入和復位輸入的信號分別表示為信號S41和S51。
圖22表示濾波電路8的結構例。如圖22所示，濾波電路8具有供給反相電路6和7的輸出信號S4和S5的N與電路G31、供給N與電路G31的輸出的反相電路G32、供給反相電路G32的輸出的或非電路G33和G34。另外，反相電路6的輸出信號S4通過串聯連接的反相電路G41、G42和G43供給或非電路G33，反相電路7的輸出信號S5通過串聯連接的反相電路G51、G52和G53供給或非電路G34。并且，或非電路G33和G34的輸出信號S41和S51作為濾波電路8的輸出供給SR觸發電路9的置位輸入和復位輸入。
這里，也可以使用反相輸入的或電路取代N與電路G31，使用反相輸入的與電路取代或非電路G33和G34。
上述濾波電路8的結構例是特開平9-200017號公報公開的1各濾波電路，由于dv/dt過渡信號的影響，作為信號S4和S5同時供給“H”信號時，只要是可以使濾波電路8的輸出都是“L”信號的結構就可以，不限定上述結構。
這時，SR觸發電路9將“L”信號既供給置位輸入又供給復位輸入，所以，保持Q輸出。
這樣，通過設置濾波電路8，可以防止由dv/dt過渡信號引起的誤脈沖同時供給SR觸發電路9，從而可以防止SR觸發電路9發生誤動作。另外，在由dv/dt過渡信號引起的誤脈沖具有時間差而供給時，由重復脈沖發生電路17供給的重復脈沖限制功率器件12和13成為短路狀態的期間，所以，可以保護功率器件12和13。以上是在圖13所示的電平移位電路600中設置濾波電路8的結構，但是，在圖1所示的電平移位電路100等本發明的實施例1～8所示的任何電平移位電路中都可以設置濾波電路8。
在圖21所示的電平移位電路600A中，在輸入信號S1的上升沿和下降沿時從單觸發脈沖發生部15輸出單觸發脈沖，將取該脈沖與重復脈沖的邏輯和后的信號作為信號S2和S3控制HNMOS晶體管4和5，所以，在輸入信號S1的前下降沿一定進行信號傳輸，在理想的狀態下，從接收輸入信號到得到輸出信號的輸入輸出傳輸延遲時間是一定的。
I-2.輸入輸出傳輸延遲時間的起伏但是，在實際的器件中，每次切換輸入信號時，輸入輸出傳輸延遲時間在數十～百數十nsec的范圍內變化。下面，說明輸入輸出傳輸延遲時間的起伏。
圖23表示說明電平移位電路600A的動作的時序圖。在圖23中，對表示與使用圖13說明的電平移位電路600相同的動作的信號省略說明。
在圖23中，中心表示從輸入信號S1為截止指令即“L”狀態切換為導通指令即“H”狀態的情況。
下面，作為前提條件，如圖23所示，在基于重復脈沖的信號S3(以后，有時稱為內部截止信號)有效時(是“H”狀態時)，設想輸入信號S1從截止指令切換為導通指令時，在內部截止信號S3強制地切斷的同時，基于重復脈沖的信號S2(以后，有時稱為內部導通信號)成為有效的。
這里，成為問題的是內部截止信號S3和內部導通信號S2有效的狀態接近。
如前所述，內部導通信號S2和內部截止信號S3分別通過HNMOS晶體管4和5進行電平移位，由反相電路6和7反相后成為信號S4(以后，有時稱為內部導通指令信號)和S5(以后，有時稱為內部截止指令信號)。
因此，在內部導通信號S2和內部截止信號S3分別作為信號S4和S5供給濾波電路8之前，受到由HNMOS晶體管4和5的寄生電容(漏極—源極間的寄生電容)和電阻29及30決定的時間常數和反相電路6和7的閾值的影響。另外，有時也受到功率器件開關時的dv/dt過渡信號的影響。
特別是內部截止指令信號S5的切換時刻受由HNMOS晶體管5的寄生電容和電阻30決定的時間常數的影響大，從而將比內部截止信號S3的切換時刻延遲。將該時刻的偏離稱為時間延遲td5。由HNMOS晶體管4和5進行了電平移位的信號S21和S31，由于時間常數的影響其上升沿變得平緩。
時間延遲td5不是太大的值，但是，在內部截止信號S3和內部導通信號S2為有效的狀態接近時，內部導通指令信號S4和內部截止指令信號S5便有可能同時成為有效的，即同時成為“H”狀態。
這里，在電平移位電路600A中，為了防止由dv/dt過渡信號引起的誤脈沖同時供給SR觸發電路9，具有濾波電路8，根據上述動作，在內部導通指令信號S4和內部截止指令信號S5同時成為有效時，濾波電路8也動作。
即，內部導通指令信號S4和內部截止指令信號S5同時處于“H”狀態的期間即時間延遲td5的期間濾波電路8的輸出信號S41和S51都保持“L”狀態，結果，SR觸發電路9的輸出信號S8維持“L”狀態，向“H”狀態的遷移，是在經過時間延遲td5之后。
因此，即使輸入信號S1從“L”狀態切換為“H”狀態，作為高電位側功率器件驅動電路HD4A的輸出的功率器件12的控制信號S9在經過時間延遲td5之前不切換，從而增大了時間延遲td5部分的輸入輸出傳輸延遲時間。
通常(如使用圖4說明的電平移位電路200那樣，除了與從外部供給的時鐘信號同步地發生重復脈沖的結構外)，重復脈沖與輸入信號是非同步的，所以，在基于重復脈沖的內部截止信號S3有效時，輸入信號S1從截止指令切換為導通指令的現象是隨機地發生的，結果，將成為輸入輸出傳輸延遲時間的隨機的起伏。
在基于重復脈沖的內部截止信號S3有效時，輸入信號S1從截止指令切換為導通指令時，輸入輸出傳輸延遲時間增大，但是，在基于重復脈沖的內部截止信號S3不是有效時，即使輸入信號S1從截止指令切換為導通指令，也不發生時間延遲td5，從而輸入輸出傳輸延遲時間不會增大。
圖24表示在基于重復脈沖的內部截止信號S3不是有效時輸入信號S1從截止指令切換為導通指令時的時序圖。
如圖24所示，在基于重復脈沖的內部截止信號S3不是有效時(是“L”狀態時)，輸入信號S1從截止指令切換為導通指令時，與其同步地內部導通信號S2就成為有效的。這時，內部截止信號S3和內部導通信號S2為有效的狀態就不接近，所以，可以避免內部導通指令信號S4和內部截止指令信號S5同時成為有效的狀態。
I-3.裝置結構如上所述，通過具有濾波電路，輸入輸出傳輸延遲時間有可能發生隨機的起伏，另外，即使是不具有濾波電路的結構(圖13的電平移位電路600那樣的結構)，由于SR觸發電路9的鎖存動作，輸入輸出傳輸延遲時間也有可能發生隨機的起伏。
下面，作為本發明的半導體裝置的實施例9，說明抑制輸入輸出傳輸延遲時間的起伏的電平移位電路900。在以下的說明中，以圖21所示的電平移位電路600A為原形，但是，也可以以本發明實施例1～8所示的電平移位電路(象使用圖4說明的電平移位電路200那樣，除了與從外部供給的時鐘信號同步地發生重復脈沖的結構外，輸入信號S1切換為與時鐘信號發生電路16的輸出信號S10非同步的電平移位電路)為原形。另外，也不一定具有濾波電路8。
圖25表示電平移位電路900的結構。在圖25中，對于與圖21所示的電平移位電路600A相同的結構標以相同的符號，并省略重復的說明。
如圖25所示，電平移位電路900區分為高電位側功率器件驅動電路HD7和低電位側功率器件驅動電路LD，在高電位側功率器件驅動電路HD7中，是在電平移位電路600A的高電位側功率器件驅動電路HD4中進而具有延遲電路76和掩蔽電路77的結構。
并且，由延遲電路76將輸入信號S1延遲，生成延遲輸入信號S1d，延遲輸入信號S1d供給重復脈沖發生電路17，同時，輸入信號S1和延遲輸入信號S1d供給掩蔽電路77。
掩蔽電路77具有接收時鐘信號發生電路16的輸出信號S10、并根據輸入信號S1和延遲輸入信號S1d輸出使處于有效狀態的信號S10在指定期間無效的掩蔽信號S10m的功能。
延遲輸入信號S1d輸入與電路171，同時通過反相電路173輸入與電路172，另外，也供給單觸發脈沖發生電路151和152。另外，掩蔽信號S10m供給與電路171和172。
掩蔽電路77通過對時鐘信號發生電路16的輸出信號S10進行掩蔽等而對延遲電路76進行調整，所以，有時也稱為時鐘信號調整單元。
I-4.裝置動作圖26表示說明電平移位電路900的動作的時序圖。在圖26中，對表示與使用圖13說明的電平移位電路600相同的動作的信號省略說明。
如圖26所示，延遲輸入信號S1d對輸入信號S1的時間延遲是td6，時鐘信號發生電路16的輸出信號S10僅在時間延遲td6的期間成為無效狀態(“L”狀態，有時也稱為無信號狀態)，并作為掩蔽信號S10m從掩蔽電路77輸出。
因此，在基于重復脈沖的內部截止信號S3有效時，成為輸入信號S1從截止指令切換為導通指令的情況，此外，即使內部截止指令信號S5的切換時刻比內部截止信號S3的切換時刻偏離時間延遲td5，只要時間延遲td6設定為比時間延遲td5長得多，就可以防止內部截止信號S3和內部導通信號S2為有效的狀態接近，從而可以防止內部導通指令信號S4和內部截止指令信號S5同時有效即同時成為“H”狀態。
這里，如果將時間延遲td5設想為約100nsec，則時間延遲td6就設定為約150nsec。這時，可以說內部截止信號S3和內部導通信號S2為有效的狀態至少相隔150nsec的時間間隔。時間延遲td6的希望值因裝置而異，但是，典型的時間延遲td5是100nsec左右，所以，最好至少是100nsec以上。
圖27表示基于重復脈沖的內部截止信號S3不是有效時輸入信號S1從截止指令切換為導通指令時的時序圖。
如圖27所示，在基于重復脈沖的內部截止信號S3不是有效時(是“L”狀態時)，輸入信號S1從截止指令切換為導通指令時，與其同步地內部導通信號S2成為有效的。這時，內部截止信號S3和內部導通信號S2為有效的狀態不接近，所以，可以避免內部導通指令信號S4和內部截止指令信號S5同時成為有效的情況。
這里，圖28表示掩蔽電路77的結構例。如圖28所示，掩蔽電路77具有排他或非電路G10和與電路G11，輸入信號S1和延遲輸入信號S1d供給排他或非電路G10，排他或非電路G10的輸出和時鐘信號發生電路16的輸出信號S10供給與電路G11，與電路G11輸出掩蔽信號S10m。
I-5.作用效果如上所述，在本發明實施例9的電平移位電路900中，由延遲電路76將輸入信號S1延遲，生成延遲輸入信號S1d，根據延遲輸入信號S1d和輸入信號S1生成將時鐘信號發生電路16的輸出信號S10掩蔽指定期間的掩蔽信號S10m，供給重復脈沖發生電路17，防止發生內部導通指令信號S4和內部截止指令信號S5同時有效即同時成為“H”狀態的情況，所以，可以抑制輸入輸出傳輸延遲時間發生隨機的起伏。
在以上數量的實施例1～8的電平移位電路(如使用圖4說明的電平移位電路200那樣，除了與從外部供給的時鐘信號同步地發生重復脈沖的結構外)，為了使重復脈沖信號S2、S3不發生以指定間隔以上接近，通過附加對時鐘信號發生電路16的輸出信號S10進行指定的處理的時鐘信號調整單元，可以獲得與上述效果相同的效果。
I-6.變形例1在以上說明的本發明實施例9的電平移位電路900中，表示了在掩蔽電路77中根據延遲輸入信號S1d和輸入信號S1生成將時鐘信號發生電路16的輸出信號S10掩蔽指定期間的掩蔽信號S10m的結構，但是，通過采用圖29所示的結構，可以縮小電路規模。
圖29表示具有掩蔽電路的功能的重復脈沖發生電路17A的結構。重復脈沖發生電路17A以外的結構與圖25所示的電平移位電路900相同，省略圖示和重復的說明。
如圖29所示，重復脈沖發生電路17A具有2個3輸入與電路171A和172A，時鐘信號發生電路16的輸出信號S10輸入與電路171A和172A，輸入信號S1輸入與電路171A，同時，通過反相電路1731輸入與電路172A。另外，延遲電路76輸出的延遲輸入信號S1d輸入與電路171A，同時，通過反相電路1732輸入與電路172A。
圖30表示說明重復脈沖發生電路17A的動作的時序圖。
如圖30所示，延遲輸入信號S1d對輸入信號S1的時間延遲是td6，即使輸入信號S1從“L”切換為“H”，在延遲輸入信號S1d未從“L”切換為“H”的期間(td6)，實際上時鐘信號發生電路16的輸出信號S10被掩蔽，與電路171A的輸出信號S12和與電路172A的輸出信號S13為有效的期間相隔時間延遲td6的期間，結果，內部截止信號S3和內部導通信號S2為有效的狀態就不接近，從而可以避免內部導通指令信號S4和內部截止指令信號S5同時成為有效的情況。
通過采用圖29所示的結構，可以使電路規模比圖25所示的電平移位電路900小，從而可以減小與其對應的時間延遲td5。
包含在延遲電路76和重復脈沖發生電路17A中的掩蔽功能，通過掩蔽時鐘信號發生電路16的輸出信號S10等而進行調整，所以，有時也稱為時鐘信號調整單元。
I-7.變形例2
在以上說明的板實施例9的變形例1中，使用了具有掩蔽電路的功能的重復脈沖發生電路17A，地，在圖29所示的結構中，在輸入信號S1的上升沿和下降沿，信號通過的門數有差別。
即，在輸入信號S1上升時即供給導通指令時，輸入信號S1通過與電路171A輸入或電路31，但是，在輸入信號S1下降時即供給截止指令時，輸入信號S1通過反相電路1732和與電路172A輸入或電路32。
因此，截止指令通過更多的邏輯門，在導通指令和截止指令中，將發生相對的傳輸速度之差。
但是，通過采用圖31所示的結構，便可消除信號傳輸速度之差。
圖31表示具有掩蔽電路的功能的重復脈沖發生電路17B的結構。如圖31所示，重復脈沖發生電路17B具有2個3輸入與電路171A和172A，這和圖29所示的重復脈沖發生電路17A相同，輸入信號S1通過排他或非電路174輸入與電路171A和172A。其他結構與重復脈沖發生電路17A相同。
重復脈沖發生電路17B的動作，與重復脈沖發生電路17A相同，作為輸入信號S1，在供給導通指令時，通過排他或非電路174和與電路171A輸入或電路31，在供給截止指令時，通過排他或非電路174和與電路172A輸入或電路32，所以，在導通指令和截止指令中，輸入信號S1的相對的傳輸速度基本上相同，可以消除信號傳輸速度之差。
包含在延遲電路76和重復脈沖發生電路17B中的掩蔽功能，通過掩蔽時鐘信號發生電路16的輸出信號S10等進行調整，所以，有時也稱為時鐘信號調整單元。
J.實施例10在以上說明的本發明實施例9的電平移位電路900中，利用延遲電路76使輸入信號S1延遲指定時間(td5)，所以，可以抑制輸入輸出傳輸延遲時間的起伏，不會增大輸入輸出傳輸延遲時間。
下面，作為本發明的實施例10，說明可以抑制輸入輸出傳輸延遲時間的起伏同時也可以抑制輸入輸出傳輸延遲時間增大的電平移位電路1000。在以下的說明中，以圖21所示的電平移位電路600A為原形，但是，也可以以本發明實施例1～8所示的電平移位電路(如使用圖4說明的電平移位電路200那樣，除了與從外部供給的時鐘信號同步地發生重復脈沖的結構外，輸入信號S1切換為與時鐘信號發生電路16的輸出信號S10非同步的電平移位電路)為原形。另外，也可以不一定具有濾波電路8。
J-1.裝置結構圖32表示電平移位電路1000的結構。在圖32中，對于和圖21所示的電平移位電路600A相同的結構標以相同的符號，并省略重復的說明。
如圖32所示，電平移位電路1000區分為高電位側功率器件驅動電路HD8和低電位側功率器件驅動電路LD，在高電位側功率器件驅動電路HD8中，成為在電平移位電路600A的高電位側功率器件驅動電路HD4中進而具有定時電路78的結構。
定時電路78具有接收輸入信號S1并在作為輸入信號S1供給導通指令和截止指令時輸出在指定期間成為有效狀態的定時信號S1t的功能。并且，定時信號S1t供給重復脈沖發生電路17C，限制重復脈沖發生電路17C輸出的重復脈沖輸出信號S12和S13的有效狀態。
重復脈沖發生電路17C具有2個3輸入與電路171A和172A，時鐘信號發生電路16的輸出信號S10輸入與電路171A和172A，輸入信號S1輸入與電路171A，同時通過反相電路173輸入與電路172A。另外，定時電路78輸出的定時信號S1t輸入與電路171A和172A。
J-2.裝置動作圖33表示說明電平移位電路1000的動作的時序圖。在圖33中，對表示與使用圖13說明的電平移位電路600相同的動作的信號省略說明。
如圖33所示，在基于重復脈沖的內部截止信號S3有效時，輸入信號S1從截止指令切換為導通指令時，定時電路78輸出的定時信號S1t在期間ton成為有效狀態(“H”狀態)，在該期間與時鐘信號發生電路16的輸出信號S10對應的信號S12作為重復脈沖從重復脈沖發生電路17C輸出。
在定時信號S1t的有效狀態結束時，成為無效狀態(“L”狀態)，在定時信號S1t處于無效狀態的期間，信號S12維持無效狀態，所以，不是總是傳輸輸入信號S1的狀態，電平移位電路1000有時也正確地稱為準狀態方式的電平移位電路。
這里，在圖33中，同時表示了在基于重復脈沖的內部截止信號S3有效時輸入信號S1從導通指令切換為截止指令的狀態，輸入信號S1從導通指令切換為截止指令時，定時電路78輸出的定時信號S1t在期間toff成為有效狀態，這時，與時鐘信號發生電路16的輸出信號S10對應的信號S13作為重復脈沖從重復脈沖發生電路17C輸出。
圖34表示在基于重復脈沖的內部截止信號S3不是有效時輸入信號S1從截止指令切換為導通指令和從導通指令切換為截止指令時的時序圖。
如圖34所示，在基于重復脈沖的內部截止信號S3不是有效時(是“L”狀態時)，輸入信號S1從截止指令切換為導通指令時，與其同步地定時電路78輸出的定時信號S1t在期間ton成為有效狀態，在該期間與時鐘信號發生電路16的輸出信號S10對應的信號S12作為重復脈沖從重復脈沖發生電路17C輸出。另外，輸入信號S1從導通指令切換為截止指令時，定時電路78輸出的定時信號S1t在期間toff成為有效狀態，這時，與時鐘信號發生電路16的輸出信號S10對應的信號S13作為重復脈沖從重復脈沖發生電路17C輸出。
如前所述，重復脈沖發生電路17C的輸出信號S12和S13繼續存在無信號狀態，所以，供給由dv/dt過渡信號引起的誤脈沖時的功率器件的誤動作恢復為正常動作的概率，在計算上將降低若干，但是，由dv/dt過渡信號引起的誤脈沖在輸入信號S1切換之后即概率器件12和13切換之后發生的頻率高，所以，如果將定時信號S1t的有效期間ton和toff設定為適當的長度，在實用上就沒有問題。
這里，所謂定時信號S1t的有效期間ton和toff的適當的長度，就是大于由于dv/dt過渡信號而發生的誤脈沖寬度小于輸入信號S1的最小輸入脈沖寬度。具體而言，可以將誤脈沖寬度設定為約100nsec，將最小輸入脈沖寬度設定為300nsec～1μsec。
圖35表示定時電路78的結構例。圖35所示的定時電路78具有2個單觸發脈沖發生電路781和782、接收單觸發脈沖發生電路781和782的輸出的或D路784和與單觸發脈沖發生電路782的輸入連接的反相電路783，輸入信號S1供給單觸發脈沖發生電路781，同時通過反相電路783供給單觸發脈沖發生電路782。并且，或電路784的輸出成為定時信號S1t。
單觸發脈沖發生電路781和782的結構可以使用例如和使用圖14說明的結構相同的結構，可以用構成單觸發脈沖發生電路的反相電路G1～G5的閾值和電容器CP的電容量設定定時信號S1t的有效期間。
定時電路78利用定時信號S1t限制重復脈沖發生電路17C處理的時鐘信號發生電路16的輸出信號S10，控制重復脈沖的發生，所以，有時也稱為脈沖控制單元。
J-3.作用效果如上所述，在本發明實施例10的電平移位電路1000中，在輸入信號S1從截止指令切換為導通指令的時刻之前和輸入信號S1從導通指令切換為截止指令的時刻之前，使時鐘信號發生電路16的輸出信號S10實際上為無效狀態，所以，可以防止內部截止信號S3和內部導通信號S2為有效的狀態接近，從而可以避免內部導通指令信號S4和內部截止指令信號S5同時成為有效。
另外，也可以通過使用計數器取代定時電路78將時鐘信號發生電路16的輸出信號S10計數指定脈沖數而生成定時信號S1t。這時，可以很容易地設定定時信號S1t的有效期間。
在以上說明的實施例1～8的電平移位電路(如使用圖4說明的電平移位電路200那樣，除了與從外部供給的時鐘信號同步地發生重復脈沖的結構外)，為了在從輸入信號S1從截止指令切換為導通指令的時刻之前和輸入信號S1從導通指令切換為截止指令的時刻之前的指定期間發生信號S2和S3，通過附加控制脈沖發生部的脈沖庫單元，可以獲得與上述效果相同的效果。
發明的效果按照本發明的技術方案1所述的半導體裝置，與第1輸入信號對應地，作為導通信號和截止信號，供給具有一定的周期的脈沖的第1和第2重復脈沖信號，通過使第1和第2電平移位用半導體元件周期性地導通，導通信號和截止信號進行向高電位側電平移位后，成為第1和第2已進行了電平移位的重復脈沖信號。因此即使向第1和第2重復脈沖信號供給由dv/dt過渡信號引起的誤脈沖而控制部成為置位狀態，在該期間，也只持續到作為截止信號供給正常的脈沖為止。因此，這就限定了第1和第2開關器件都成為導通狀態的期間，最大也就是與第1和第2重復脈沖信號的周期相當的期間，然后，就控制為正常，所以，可以防止發生第1和第2開關器件都成為導通狀態而短路的情況。
按照本發明的技術方案2所述的半導體裝置，在脈沖發生部中使用獨自生成的脈沖信號，所以，可以得到獨立性高的半導體裝置。
按照本發明的技術方案3所述的第1和第2重復脈沖信號與第1輸入信號同步，所以，可以消除在第1輸入信號與高電位側開關器件的控制信號之間即輸入輸出間由于信號的偏離引起的時間延遲，從而可以防止高電位側開關器件的響應速度的降低。
按照本發明的技術方案4所述的半導體裝置，通過取第1和第2已進行了電平移位的信號的邏輯和而得到內部時鐘信號，所以，通過將該內部時鐘信號作為高電位區域的各結構的時鐘信號使用，便可進行正常的動作。
按照本發明的技術方案5所述的半導體裝置，可以消除在第1輸入信號與高電位側開關器件的控制信號之間即輸入輸出間由于信號的偏離引起的時間延遲，從而可以防止高電位側開關器件的響應速度的降低。
按照本發明的技術方案6所述的半導體裝置，具有接收時鐘信號或外部時鐘信號和第2輸入信號、使第2輸入信號與時鐘信號或外部時鐘信號同步并作為同步控制信號而輸出的同步電路，通過使第2輸入信號與時鐘信號或外部時鐘信號同步，可以很容易取得在高電位側開關器件中發生的時間延遲與在低電位側開關器件中發生的時間溢出的匹配。另外，通過使在低電位側開關器件中有意識地發生時間延遲，容易控制斷開時間，可以縮短第1和第2開關器件實際休止的期間，從而可以提高電力效率。另外，在設定斷開時間時，排除了不確定的因素，所以，在斷開時間中不必包含大的余量，從而可以提高電力效率。
按照板的技術方案7所述的半導體裝置，將取重復脈沖發生部輸出的第1和第2信號分別與第1和第2單觸發脈沖發生電路輸出的第3和第4信號的邏輯和后的信號作為第1和第2重復脈沖信號使用，所以，第1和第2重復脈沖信號與第1輸入信號同步，可以消除在第1輸入信號與高電位側開關器件的控制信號之間即輸入輸出間由于信號的偏離引起的時間延遲，從而可以防止高電位側開關器件的響應速度的降低。
按照本發明的技術方案8所述的半導體裝置，將取重復脈沖發生部輸出的第1和第2信號分別與鎖存電路輸出的第3和第4信號的邏輯和后的信號作為第1和第2重復脈沖信號使用，所以，第1和第2重復脈沖信號與第1輸入信號同步，可以消除在第1輸入信號與高電位側開關器件的控制信號之間即輸入輸出間由于信號的偏離引起的時間延遲，從而可以防止高電位側開關器件的響應速度的降低。
按照本發明的技術方案9所述的半導體裝置，使取重復脈沖發生部輸出的第1和第2信號分別與鎖存電路輸出的第3和第4信號的會計和后的第5和第6信號在通過第1和第2單觸發脈沖發生電路后減小占空比，所以，可以縮短第1和第2電平移位用半導體元件動作時間，從而可以降低電力消耗。
按照本發明的技術方案10所述的半導體裝置，可以得到重復脈沖發生部的具體的結構。
按照本發明的技術方案11所述的半導體裝置，可以得到第1和第2單觸發脈沖發生電路的具體的結構。
按照本發明的技術方案12所述的半導體裝置，可以防止第1和第2重復脈沖信號以指定間隔以上接近，所以，在第1和第2重復脈沖信號有效時，即使切換第1輸入信號，也可以防止第1和第2重復脈沖信號大致同時發生，可以抑制同時供給第1和第2重復脈沖信號時發生的時間延遲，從而可以抑制從接收輸入信號到得到輸出信號的輸入輸出傳輸延遲時間的起伏。
按照本發明的技術方案13所述的半導體裝置，由延遲電路將第1輸入信號延遲，生成延遲輸入信號，根據延遲輸入信號和第1輸入信號生成將時鐘信號掩蔽指定期間的掩蔽信號并供給重復脈沖發生部，所以，可以防止第1和第2重復脈沖信號大致同時發生。
按照本發明的技術方案14所述的半導體裝置，重復脈沖發生部具有掩蔽電路的功能，所以，不需要掩蔽電路，從而可以縮小電路規模。按照本發明的技術方案15所述的半導體裝置，可以得到具有掩蔽電路的功能的重復脈沖發生部的具體的結構。
按照本發明的技術方案16所述的半導體裝置，使用高電位側開關器件的導通指令和非導通指令，可以使第1輸入信號的相對的傳輸速度基本上相同，從而可以消除信號傳輸速度之差。
按照本發明的技術方案17所述的半導體裝置，在第1輸入信號向第2狀態遷移之前和向第1狀態遷移之前使時鐘信號實際上成為無效狀態，所以，在第1和第2重復脈沖信號有效時，即使切換第1輸入信號，也可以防止第1和第2重復脈沖信號大致同時發生，可以抑制同時供給第1和第2重復脈沖信號時發生的時間延遲，從而可以抑制從接收輸入信號到得到輸出信號的輸入輸出傳輸延遲時間的起伏。
按照本發明的技術方案18所述的半導體裝置，可以得到脈沖控制單元的具體的結構。
按照本發明的技術方案19所述的半導體裝置，可以得到定時電路的具體的結構。
按照本發明的技術方案20所述的半導體裝置，可以得到電路規模小的定時電路。
按照本發明的技術方案21所述的半導體裝置，可以防止同時向控制部輸入第1和第2已進行了電平移位的重復脈沖信號，從而可以防止控制部的誤動作。
權利要求
1.一種進行串聯連接的介于高電位的主電源電位與低電位的主電源電位之間的第1和第2開關器件的驅動控制的半導體裝置，其特征在于具有控制上述第1和第2開關器件中高電位側開關器件的導通/非導通的控制部、與具有表示上述高電位側開關器件的導通的第1狀態和表示上述高電位側開關器件的非導通的第2狀態的第1輸入信號的上述第1和第2狀態對應地發生第1和第2重復脈沖信號的脈沖發生部和使上述第1和第2重復脈沖信號向高電位側進行電平移位而得到第1和第2已分別進行了電平移位的重復脈沖信號的電平移位部，上述控制部根據上述第1和第2已進行了電平移位的重復脈沖信號向上述高電位側開關器件輸出分別使上述高電位側開關器件導通或非導通的控制信號。
2.按權利要求1所述的半導體裝置，其特征在于上述脈沖發生部具有生成時鐘信號的時鐘信號發生部和接收上述時鐘信號和上述第1輸入信號而僅在上述第1輸入信號處于上述第1狀態的期間將上述時鐘信號作為上述第1重復脈沖信號而輸出、僅在上述第1輸入信號處于上述第2狀態的期間將上述時鐘信號作為上述第2重復脈沖信號而輸出的重復脈沖發生部。
3.按權利要求1所述的半導體裝置，其特征在于上述脈沖發生部具有接收外部時鐘信號和上述第1輸入信號而僅在上述第1輸入信號處于上述第1狀態的期間將上述外部時鐘信號作為上述第1重復脈沖信號而輸出、僅在上述第1輸入信號處于上述第2狀態的期間將上述外部時鐘信號作為上述第2重復脈沖信號而輸出的重復脈沖發生部，上述第1輸入信號與上述外部時鐘信號同步。
4.按權利要求2或權利要求3所述的半導體裝置，其特征在于進而具有接收上述第1和第2已進行了電平移位的重復脈沖信號并取兩者的邏輯和而再生上述時鐘信號或外部時鐘信號從而作為內部時鐘信號而輸出的邏輯電路。
5.按權利要求1所述的半導體裝置，其特征在于上述脈沖發生部具有接收上述第1輸入信號并與上述第1輸入信號向第1狀態遷移同步地僅在上述第1輸入信號處于上述第1狀態的期間輸出上述第1重復脈沖信號的第1振蕩電路和接收上述第1輸入信號并與上述第1輸入信號向第2狀態遷移同步地僅在上述第1輸入信號處于上述第2狀態的期間輸出上述第2重復脈沖信號的第2振蕩電路。
6.按權利要求2或權利要求3所述的半導體裝置，其特征在于上述第1和第2開關器件中低電位側開關器件由第2輸入信號控制導通/非導通，上述半導體裝置進而具有接收上述時鐘信號或外部時鐘信號和上述第2輸入信號并使上述第2輸入信號與上述時鐘信號或上述外部時鐘信號同步從而作為同步控制信號而輸出的同步電路，由上述同步控制信號控制上述第2開關器件的導通/非導通。
7.按權利要求1所述的半導體裝置，其特征在于上述脈沖發生部具有生成時鐘信號的時鐘信號發生部、接收上述時鐘信號和上述第1輸入信號而僅在上述第1輸入信號處于上述第1狀態的期間將上述時鐘信號作為第1信號而輸出和僅在上述第1輸入信號處于上述第2狀態的期間將上述時鐘信號作為第2信號而輸出的重復脈沖發生部、接收上述第1輸入信號并在上述第1輸入信號的各周期中輸出具有與上述第1輸入信號向上述第1狀態遷移同步的1個脈沖的第3信號的第1單觸發脈沖發生電路、接收上述第1輸入信號的反相信號并在上述第1輸入信號的各周期中輸出具有與上述第1輸入信號向上述第2狀態遷移同步的1個脈沖的第4信號的第2單觸發脈沖發生電路、接收上述第1和上述第3信號并取兩者的邏輯和從而作為上述第1重復脈沖信號而輸出的第1邏輯電路和接收上述第2和上述第4信號并取兩者的邏輯和從而作為上述第2重復脈沖信號而輸出的第2邏輯電路。
8.按權利要求1所述的半導體裝置，其特征在于上述脈沖發生部具有生成時鐘信號的時鐘信號發生部、接收上述時鐘信號和上述第1輸入信號而僅在上述第1輸入信號處于上述第1狀態的期間將上述時鐘信號作為第1信號而輸出和僅在上述第1輸入信號處于上述第2狀態的期間將上述時鐘信號作為第2信號而輸出的重復脈沖發生部、接收上述時鐘信號和上述第1輸入信號并具有與上述第1輸入信號向上述第1狀態遷移同步地置位的第1輸出端和與上述第1輸入信號向上述第2狀態遷移同步地置位的第2輸出端而上述第1和第2輸出端與上述時鐘信號同步地復位的鎖存電路、接收上述第1信號和從上述第1輸出端輸出的第3信號并取兩者的邏輯和從而作為上述第1重復脈沖信號而輸出的第1邏輯電路和接收上述第2信號和從上述第2輸出端輸出的第4信號并取兩者的邏輯和從而作為上述第2重復脈沖信號而輸出的第2邏輯電路。
9.按權利要求1所述的半導體裝置，其特征在于上述脈沖發生部具有生成時鐘信號的時鐘信號發生部、接收上述時鐘信號和上述第1輸入信號而僅在上述第1輸入信號處于上述第1狀態的期間將上述時鐘信號作為第1信號而輸出和僅在上述第1輸入信號處于上述第2狀態的期間將上述時鐘信號作為第2信號而輸出的重復脈沖發生部、接收上述時鐘信號和上述第1輸入信號并具有與上述第1輸入信號向上述第1狀態遷移同步地置位的第1輸出端和與上述第1輸入信號向上述第2狀態遷移同步地置位的第2輸出端而上述第1和第2輸出端與上述時鐘信號同步地復位的鎖存電路、接收上述第1信號和從上述第1輸出端輸出的第3信號并取兩者的邏輯和從而作為上述第5信號而輸出的第1邏輯電路、接收上述第2信號和從上述第2輸出端輸出的第4信號并取兩者的邏輯和從而作為上述第6信號而輸出的第2邏輯電路、接收上述第5信號并減小包含在上述第5信號中的脈沖的占空比從而作為上述第1重復脈沖信號而輸出的第1單觸發脈沖發生電路和接收上述第6信號并減小包含在上述第6信號中的脈沖的占空比從而作為上述第2重復脈沖信號而輸出的第2單觸發脈沖發生電路。
10.按權利要求1或權利要求7所述的半導體裝置，其特征在于進而具有對上述時鐘信號進行指定的處理以使上述第1和第2重復脈沖信號不在指定間隔以上接近地發生的時鐘信號調整單元。
11.按權利要求10所述的半導體裝置，其特征在于上述時鐘信號調整單元在權利要求7所述的半導體裝置中具有接收上述第1輸入信號并進行指定的延遲而成為延遲輸入信號從而至少取代上述第1輸入信號供給上述重復脈沖發生部及上述第1和第2單觸發脈沖發生電路的延遲電路和接收上述時鐘信號并根據上述第1輸入信號和上述延遲輸入信號在與上述指定的延遲期間相當的指定期間將處于有效狀態的上述時鐘信號掩蔽而作為掩蔽信號供給上述重復脈沖發生部的掩蔽電路。
12.按權利要求10所述的半導體裝置，其特征在于上述時鐘信號調整單元在權利要求7所述的半導體裝置中具有接收上述第1輸入信號并進行指定的延遲而作為延遲輸入信號供給上述重復脈沖發生部及上述第1和第2單觸發脈沖發生電路的延遲電路，上述重復脈沖發生部接收上述時鐘信號、上述第1輸入信號和上述延遲輸入信號并使上述第1和第2重復脈沖信號的發生間隔隔開上述指定期間。
13.按權利要求1或權利要求7所述的半導體裝置，其特征在于進而具有控制上述脈沖發生部以使僅在從上述第1輸入信號向上述第2狀態遷移時和從向上述第1狀態遷移時開始的指定期間中發生上述第1和第2重復脈沖信號的脈沖控制單元。
14.按權利要求1或權利要求7所述的半導體裝置，其特征在于進而具有配置在上述控制部的前級的濾波電路，上述濾波電路在同時輸入上述第1和第2已進行了電平移位的重復脈沖信號的期間向上述控制部供給指定的信號用以繼續輸出此前的上述控制信號。
15.按權利要求10所述的半導體裝置，其特征在于進而具有配置在上述控制部的前級的濾波電路，上述濾波電路在同時輸入上述第1和第2已進行了電平移位的重復脈沖信號的期間向上述控制部供給指定的信號用以繼續輸出此前的上述控制信號。
16.按權利要求13所述的半導體裝置，其特征在于進而具有配置在上述控制部的前級的濾波電路，上述濾波電路在同時輸入上述第1和第2已進行了電平移位的重復脈沖信號的期間向上述控制部供給指定的信號用以繼續輸出此前的上述控制信號。
全文摘要
提供在即使dv/dt過渡信號具有時間差而供給時也可以防止功率器件的誤動作的電平移位電路。高電位側功率器件驅動電路HD1為了驅動NMOS晶體管24和25具有通過按一定周期T輸出脈沖而生成所謂的內部時鐘信號的時鐘信號發生電路16和與時鐘信號發生電路16的輸出信號S10同步地監視外部的輸入信號S1的狀態、接收以接地電位為基準而發生的脈沖狀的輸入信號S1并發生脈沖狀的導通信號S2和截止信號S3的重復脈沖發生電路17。
文檔編號H02M1/08GK1399405SQ02126528
公開日2003年2月26日 申請日期2002年7月19日 優先權日2001年7月19日
發明者岡本和明, 荒木達 申請人:三菱電機株式會社