集成電路的制作方法
【技術領域】
[0001]本實用新型涉及集成電路，并且更具體地涉及從絕緣體上硅(SOI)并且更具體地從完全耗盡絕緣體上硅(FDSOI)型襯底制造能夠保持高電壓(例如2至5伏特或者更多)的晶體管，其中這些示例不是限制性的。
【背景技術】
[0002]絕緣體上硅型的襯底包括位于掩埋絕緣層(通常由首字母縮略詞“BOX”(用于掩埋氧化物)指定)上的例如由硅或硅合金(例如，硅鍺合金)制成的半導體膜，BOX自己在載體襯底(例如，半導體阱)上。
[0003]在完全耗盡SOI(FDSOI)技術中，半導體膜被完全耗盡，S卩，它由本征半導體組成。其厚度通常約若干納米，例如7納米。此外，掩埋絕緣層本身通常具有約二十納米的小的厚度。
[0004]由于半導體膜的小的厚度，晶體管的源極和漏極區域包括相對于半導體膜抬升的部分，以便確保在這些區域與晶體管的溝道區域之間的充足的電連接。
[0005]通常通過外延獲得這類抬升源極和漏極區域(本領域中通常由首字母縮略詞“RSD”指定:用于抬升源極和漏極)。
[0006]此外，制造通常能夠承受約多個伏特的高電壓的晶體管，諸如例如延伸漏極MOS晶體管(本領域中已知為首字母縮略詞“DRift M0S”)，需要形成厚的柵極氧化物。
[0007]然而，由于半導體膜的小的厚度，這證明，在soi上并且特別是在rosoi型襯底上進行實現是復雜的。
[0008]具體地，半導體膜將在制造這些厚氧化物期間被部分地消耗。此外，因為需要維持半導體膜的初始厚度(例如，7納米)，那么需要以較厚的半導體膜開始，由于半導體膜的預期消耗，該半導體膜的厚度必須被調整以獲得精細的所述初始厚度。
【實用新型內容】
[0009]根據一種實施方式，提出從絕緣體上硅型的襯底制造具有厚柵極氧化物的晶體管而不增加半導體膜的初始厚度。
[0010]此外，就這點而言，有利地提出了使用絕緣體上硅型的襯底的掩埋絕緣層(BOX)的至少一部分來形成晶體管的柵極電介質區域的至少一部分，例如MOS晶體管或者甚至具有雙柵極(浮置柵極和控制柵極)的晶體管，諸如合并在FLASH和EEPROM型存儲器單元中的晶體管的類型。
[0011]根據一個方面，提供了一種集成電路，包括:第一區，包括絕緣體上硅型的襯底，所述絕緣體上硅型的襯底包括在掩埋絕緣層上的半導體膜，所述掩埋絕緣層在載體襯底上；第二區，包括所述載體襯底和所述掩埋絕緣層但是不存在所述半導體膜;第一晶體管，在所述第二區中，包括置于所述載體襯底上并且由所述掩埋絕緣層的一部分形成的第一柵極電介質區域。
[0012]可選地，進一步包括在所述第一區中的第二晶體管，所述第二晶體管包括置于所述半導體膜上的第二柵極電介質區域，所述第二柵極電介質區域比所述第一柵極電介質區域更薄。
[0013]可選地，所述掩埋絕緣層的所述一部分的厚度比所述絕緣體上硅型的襯底的所述掩埋絕緣層的厚度更薄。
[0014]可選地，所述第二柵極電介質區域由至少一層第一電介質材料形成，并且其中所述第一晶體管進一步包括位于所述掩埋絕緣層的所述一部分上的所述至少一層第一電介質。
[0015]可選地，所述第一電介質材料是高相對介電常數的材料。
[0016]可選地，進一步包括:在所述第二區中，具有置于所述載體襯底上并且由所述掩埋絕緣層的另一部分形成的第二柵極電介質區域的第二晶體管，用于所述第一晶體管的所述掩埋絕緣層的所述一部分和用于所述第二晶體管的所述掩埋絕緣層的所述另一部分具有不同的厚度。
[0017]可選地，位于所述第二區中的所述第一晶體管是雙柵極晶體管，包括:通過所述掩埋絕緣層的所述一部分與所述載體襯底分離的浮置柵極第一區域；以及通過柵極電介質區域與所述浮置柵極第一區域分離的控制柵極第二區域。
[0018]根據本公開的另一方面，提供一種集成電路，包括:絕緣體上硅型的襯底，包括在掩埋絕緣層上的半導體膜，所述掩埋絕緣層在載體襯底上;所述襯底的第一區域，包括用于第一晶體管柵極絕緣層的在所述襯底的第一區域中的電介質層，所述電介質層置于所述半導體膜的頂上;所述襯底的第二區域，缺少所述半導體膜并且包括用于第二晶體管柵極絕緣層的所述掩埋絕緣層的一部分，所述掩埋絕緣層的所述一部分置于所述載體襯底的頂上；用于第一晶體管的第一柵極電極，在所述第一晶體管柵極絕緣層之上；以及用于第二晶體管的第二柵極電極，在所述第二晶體管柵極絕緣層之上。
[0019]可選地，進一步包括:用于所述第一晶體管的源極-漏極區域，包括在所述半導體膜上的抬升外延結構；以及用于所述第二晶體管的源極-漏極區域，包括在所述載體襯底中的注入劑。
[0020]可選地，所述電介質層被定位在所述第二柵極電極與所述第二晶體管柵極絕緣層之間。
【附圖說明】
[0021]在檢查了對實施方法和實施例的完全非限制性方法的詳細描述以及附圖之后，本實用新型的其它特征和優點將變得顯而易見，其中:
[0022]圖1至圖8示意性地圖示了本實用新型的實施方法和實施例。
【具體實施方式】
[0023]在圖1中，基準IC指代一種集成電路，在第一區Zl中，該集成電路包括完全耗盡絕緣體上硅(FDSOI)襯底，其包括在掩埋絕緣層2(B0X)(例如具有25納米的厚度)上的半導體膜3(例如具有7納米的厚度)，掩埋絕緣層2本身由載體襯底I支撐，載體襯底I可以例如是半導體阱。
[0024]第一 MOS晶體管Tl例如以28納米CMOS技術節點在半導體膜3中和上制造，并且通過隔離區域RIS與集成電路的其它部件隔離，隔離區域RIS例如包括淺溝槽隔離(STI)和深溝槽隔離(DTI)。
[0025]晶體管Tl包括通過第一柵極電介質區域0X1與半導體膜3絕緣的第一柵極區域RGl，第一柵極電介質區域0X1在這里包括高相對介電常數K(通常高于15)的電介質材料的層。通過指示的方式，層0X1的厚度是約4納米。
[0026]柵極區域RGl的側翼為絕緣橫向區域ESPl，在本領域中通常稱為“間隔體”。
[0027]晶體管Tl還包括源極S和漏極D區域，包括通常通過外延獲得的抬升部分。
[0028]在載體襯底I中和上制造的第二MOS晶體管T2位于集成電路IC的第二區Z2中。
[0029]更確切地，晶體管T2包括通過第二柵極電介質區域與載體襯底I絕緣的第二柵極區域RG2，第二柵極電介質區域在這里包括電介質層0X1和掩埋絕緣層2的一部分200。因此，晶體管T2的第二柵極電介質區域的厚度大于晶體管Tl的柵極電介質0X1的第一區域的厚度。
[0030]通常，為了制造能夠承受3至5伏特的電壓的晶體管，第二柵極電介質區域的總厚度約8納米，其中層200的厚度約4納米。
[0031]常規地，第二晶體管T2還包括在柵極區域RG2的側翼上制造的間隔體ESP2以及在載體襯底I中注入的源極S和漏極D區域。
[0032]FDSOI襯底的掩埋絕緣層2的剩余部分因此允許非常簡單地并且在不消耗半導體膜3的情況下制造具有厚柵極電介質區域的晶體管T2。
[0033]此外，如圖2所示，還可以在區Z2上制造具有不同厚度的柵極電介質區域的多個晶體管T2、T3，所述柵極電介質區域通常利用具有不同厚度的掩埋絕緣層的剩余部分獲得。
[0034]因此，如圖2所示，晶體管Τ3具有柵極電介質區域，其包括具有大于晶體管Τ2的柵極電介質區域的一部分200的厚度的掩埋絕