Cmos圖像傳感器結構的制作方法
【專利摘要】本發明提供了一種半導體器件，包括襯底、邏輯柵極結構、光敏柵極結構、硬掩模層、第一間隔件、第一源極、第一漏極、第二間隔件、第二源極和第二漏極。邏輯柵極結構和光敏柵極結構設置在襯底的表面上。硬掩模層覆蓋邏輯柵極結構、光敏柵極結構和襯底的表面。第一間隔件位于與邏輯柵極結構的側壁共形的硬掩模層上面。第一源極和第一漏極分別設置在位于邏輯柵極結構的相對兩側處的襯底中。第二間隔件位于與光敏柵極結構的側壁共形的硬掩模層上面。第二源極和第二漏極分別設置在位于光敏柵極結構的相對兩側處的襯底中。本發明還涉及CMOS圖像傳感器結構。
【專利說明】
CMOS圖像傳感器結構
技術領域
[0001]本發明涉及CMOS圖像傳感器結構。
【背景技術】
[0002]半導體圖像傳感器用于感測光。通常地，半導體圖像傳感器包括互補金屬氧化物半導體(CMOS)圖像傳感器(CIS)和電荷耦合器件(CCD)傳感器，它們廣泛用于各種應用中，諸如數字靜物攝影機(DSC)、手機攝像頭、數字視頻(DV)和數字視頻錄像機(DVR)應用。這些半導體圖像傳感器利用圖像傳感器元件的陣列以吸收光并且將感測的光轉換成數字數據或電信號，每個圖像傳感器元件均包括光電二極管和其他元件。
[0003]隨著CMOS圖像傳感器技術快速發展，期望用于制造具有較高圖像質量的CMOS圖像傳感器的經濟的工藝。

【發明內容】

[0004]為了解決現有技術中的問題，根據本發明的一些實施例，提供了一種半導體器件，包括:襯底；邏輯柵極結構，位于所述襯底的表面上；光敏柵極結構，位于所述襯底的表面上；硬掩模層，覆蓋所述邏輯柵極結構、所述光敏柵極結構和所述襯底的所述表面；第一間隔件，覆蓋與所述邏輯柵極結構的側壁共形的所述硬掩模層；第一源極和第一漏極，分別設置在位于所述邏輯柵極結構的相對兩側處的所述襯底中；第二間隔件，覆蓋與所述光敏柵極結構的側壁共形的所述硬掩模層；以及第二源極和第二漏極，分別設置在位于所述光敏柵極結構的相對兩側處的所述襯底中。
[0005]根據本發明的另一些實施例，提供了一種用于制造半導體器件的方法，所述方法包括:提供襯底；在所述襯底的表面上形成邏輯柵極結構和光敏柵極結構；形成硬掩模層以覆蓋所述邏輯柵極結構、所述光敏柵極結構和所述襯底的所述表面；形成間隔件材料層以覆蓋所述硬掩模層；去除部分所述間隔件材料層以暴露部分所述硬掩模層，其中，保留所述間隔件材料層的其他部分以用于形成第一間隔件和第二間隔件，所述第一間隔件覆蓋與所述邏輯柵極結構的側壁共形的所述硬掩模層，所述第二間隔件覆蓋與所述光敏柵極結構的側壁共形的所述硬掩模層上面；以及在位于所述邏輯柵極結構的相對兩側處的所述襯底中分別形成第一源極和第一漏極，并且在位于所述光敏柵極結構的相對兩側處的所述襯底中分別形成第二源極和第二漏極。
[0006]根據本發明的又一些實施例，提供了一種用于制造半導體器件的方法，所述方法包括:提供襯底；在所述襯底的表面上形成邏輯柵極結構和光敏柵極結構；形成多層結構以覆蓋所述邏輯柵極結構、所述光敏柵極結構和所述襯底的所述表面，其中，所述多層結構包括依次堆疊在所述襯底的所述表面上的底層、中間層和頂層；去除部分所述頂層和部分所述中間層以暴露部分所述底層并且以形成第一間隔件和第二間隔件，所述第一間隔件覆蓋與所述邏輯柵極結構的側壁共形的所述底層，所述第二間隔件覆蓋與所述光敏柵極結構的側壁共形的所述底層；以及在位于所述邏輯柵極結構的相對兩側處的所述襯底中分別形成第一源極和第一漏極，并且在位于所述光敏柵極結構的相對兩側處的所述襯底中分別形成第二源極和第二漏極。
【附圖說明】
[0007]當結合附圖進行閱讀時，從以下詳細描述可最佳地理解本發明的各方面。應該注意，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0008]圖1是根據各個實施例的半導體器件的示意性截面圖。
[0009]圖2A至圖2E是根據各個實施例的示出了用于制造半導體器件的方法的中間階段的示意性截面圖。
[0010]圖3是根據各個實施例的用于制造半導體器件的方法的流程圖。
[0011]圖4是根據各個實施例的用于制造半導體器件的方法的流程圖。
【具體實施方式】
[0012]以下公開內容提供了許多用于實現所提供主題的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。
[0013]本文中使用的術語僅用于描述具體實施例，其不用于限制附加的權利要求。例如，除非另有限制，單數形式的術語“一”、或“這一”也可以表示復數形式。諸如“第一”和“第二”的術語用于描述各種器件、區域和層等，但是這樣的術語僅用于區分一個器件與另一器件、一個區域與另一區域以及一個層與另一層。因此，在不背離要求保護的主題的精神的情況下，第一區域可以稱為第二區域，并且其余由此類推。此外，本發明可在各個實例中重復參考標號和/或字符。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關系。如本文中使用的，術語“和/或”包括一個或多個相關的列舉項目的任何和所有組合。
[0014]在用于制造CMOS圖像傳感器的典型工藝中，首先形成包括上層和底部硬掩模層的間隔件材料層以覆蓋襯底、位于襯底上的邏輯區中的邏輯柵極結構和位于襯底上的光敏區中的光敏柵極結構，并且然后對間隔件材料層實施間隔件蝕刻操作以形成分別與邏輯柵極結構和光敏柵極結構的側壁共形的間隔件。在間隔件蝕刻操作之后，實施額外的光刻操作和額外的蝕刻操作以去除邏輯區中的底部硬掩模層的部分，并且保留光敏區中的硬掩模層的其他部分，從而用于防止光敏區中的襯底的表面在隨后的源極/漏極注入操作期間受到損壞。然而，由于額外的光刻操作和額外的蝕刻操作，因此用于制造CMOS圖像傳感器的工藝變得復雜、耗時和昂貴。
[0015]本發明的實施例涉及提供半導體器件和用于制造半導體器件的方法，其中，通過控制用于形成半導體器件的邏輯器件和光敏器件的源極和漏極的操作的參數，可以保持半導體器件的像素性能，同時在操作期間保持邏輯區中的硬掩模層的部分。因此，不需要用于去除邏輯區中的硬掩模層的部分的額外的光刻操作和額外的蝕刻操作，從而簡化了用于制造半導體器件的工藝，減少了工藝時間并且降低了工藝成本。
[0016]圖1是根據各個實施例的半導體器件的示意性截面圖。在一些實施例中，半導體器件100是CMOS圖像傳感器器件，其可以用于感測入射光101。半導體器件100具有前側102和背側103。如圖1所示，在一些示例性實例中，半導體器件100是背側照明(BSI)CMOS圖像傳感器器件，其用于感測從其背側103投射的入射光101。半導體器件100可以包括至少一個邏輯器件104和至少一個光敏器件106。在一些實例中，半導體器件100包括襯底108、邏輯器件104的邏輯柵極結構112、光敏器件106的光敏柵極結構114、硬掩模層116、第一間隔件118、邏輯器件104的第一源極120和第一漏極122、第二間隔件124以及光敏器件106的第二源極126和第二漏極128。
[0017]襯底108可以是半導體襯底。在一些實例中，襯底108包括單晶半導體材料或化合物半導體材料。例如，硅或鍺可以用作襯底108的材料。在一些實例中，隔離結構130形成在襯底108中并且從襯底108的表面110延伸，其中，隔離結構130設置在邏輯器件104和光敏器件106之間以用于電隔離邏輯器件104和光敏器件106。隔離結構130可以是淺溝槽隔離(STI)結構。例如，隔離結構130可以由二氧化硅形成。
[0018]邏輯柵極結構112設置在襯底108的表面110上。如圖1所示，邏輯柵極結構112包括柵電極132和柵極介電層134，其中，柵極介電層134設置在襯底108的表面110上，并且柵電極132堆疊在柵極介電層134上。在一些實例中，柵極介電層134由二氧化硅形成，并且柵電極132由多晶硅或金屬形成。
[0019]如圖1所示，光敏柵極結構114設置在襯底108的表面110上。光敏柵極結構114包括柵電極136和柵極介電層138，其中，柵極介電層138設置在襯底108的表面110上，并且柵電極136堆疊在柵極介電層138上。在一些實例中，柵極介電層138由二氧化硅形成，并且柵電極136由多晶硅或金屬形成。
[0020]硬掩模層116覆蓋邏輯柵極結構112、光敏柵極結構114和襯底108的表面110。硬掩模層116由諸如二氧化硅的介電材料形成。在一些示例性實例中，硬掩模層116的厚度為約190埃。第一間隔件118位于硬掩模層116上面并且與邏輯柵極結構112的側壁140共形。如圖1所示，在一些實例中，第一間隔件118包括堆疊結構，其中，堆疊結構包括第一層142和第二層144，第一層142堆疊在第二層144上。例如，第二層144是位于硬掩模層116上的氮化硅層，并且第一層142是堆疊在第二層144上的二氧化硅層，而硬掩模層116是二氧化硅層，即，第一層142、第二層144和硬掩模層116形成0N0(氧化物-氮化物-氧化物)結構。在特定實例中，第一間隔件118是單層結構，并且第一間隔件118可以由氮化硅形成，而硬掩模層116由二氧化硅形成。
[0021]第二間隔件124位于硬掩模層116上面并且與光敏柵極結構114的側壁146共形。如圖1所示，在一些實例中，第二間隔件124包括與第一堆疊件112相同的堆疊結構，其中，堆疊結構包括第一層142和第二層144，并且第一層142堆疊在第二層144上。類似地，在第二間隔件124中，第二層144是位于硬掩模層116上的氮化硅層，并且第一層142是堆疊在第二層144上的二氧化硅層，而硬掩模層116是二氧化硅層。在特定實例中，第二間隔件124是單層結構，并且第二間隔件124可以由氮化硅形成，而硬掩模層116由二氧化硅形成。
[0022]再次參照圖1，第一源極120和第一漏極122形成在襯底108中，并且分別設置在邏輯柵極結構112的兩側處。第一源極120和第一漏極122分別位于第一間隔件118的兩個外側處。第一源極120和第一漏極122是襯底108的摻雜區，并且硬掩模層116覆蓋第一源極120和第一漏極122。第二源極126和第二漏極128形成在襯底108中，并且分別設置在光敏柵極結構114的兩側處。第二源極126和第二漏極128分別位于第二間隔件124的兩個外側處。第二源極126和第二漏極128是襯底108的摻雜區，并且硬掩模層116覆蓋第二源極126和第二漏極128。如圖1所示，在邏輯器件104的第一漏極122和光敏器件106的第二源極126之間設置隔離結構130。
[0023]在一些實例中，半導體器件100還包括互連層148，互連層148設置在襯底108的表面110上方并且在穿過硬掩模層116之后電連接至邏輯柵極結構112的柵電極132、光敏柵極結構114的柵電極136、邏輯器件104的第一源極120和第一漏極122以及光敏器件106的第二源極126和第二漏極128。例如，如圖1所示，互連層148可以包括多個接觸件150、多個連接層152、多個通孔154和多個連接層156。接觸件150穿過硬掩模層116并且分別電連接至邏輯器件104的柵電極132、第一源極120和第一漏極122以及光敏器件106的柵電極136、第二源極126和第二漏極128。連接層152設置在接觸件150上并且電連接至接觸件150。連接層156設置在連接層152上方，并且通孔154設置在連接層152和156之間并且電連接連接層152和156。在一些實例中，接觸件150、連接層152、通孔154和連接層156由諸如銅(Cu)的金屬形成。
[0024]在一些實例中，半導體器件100還包括依次堆疊在襯底108的表面110上的介電層158、160和162。介電層158位于硬掩模層116、第一間隔件118和第二間隔件124上面并且覆蓋硬掩模層116、第一間隔件118和第二間隔件124，并且接觸件150形成在介電層158中并且穿過介電層158。介電層160位于介電層158和接觸件150上面并且覆蓋介電層158和接觸件150，并且連接層152形成在介電層160中并且穿過介電層160。介電層162位于介電層160和連接層152上面并且覆蓋介電層160和連接層152，其中，通孔154和連接層156形成在介電層162中，并且連接層156和通孔154的組合穿過介電層162。例如，介電層158、160和162可以由二氧化娃形成。
[0025]參照圖2A至圖2E，圖2A至圖2E是根據各個實施例的示出用于制造半導體器件的方法的中間階段的示意性截面圖。如圖2A所示，提供襯底200。在一些實例中，襯底200可以是半導體襯底并且可以包括單晶半導體材料或化合物半導體材料。例如，硅或鍺可以用作襯底200的材料。在一些實例中，提供襯底200的操作包括提供具有至少一個隔離結構204的襯底200，其中，隔離結構204形成在襯底200中并且從襯底200的表面202延伸。隔離結構204形成在隨后形成的邏輯柵極結構206和光敏柵極結構208之間，以用于電隔離邏輯柵極結構206和光敏柵極結構208。隔離結構204可以是淺溝槽隔離結構。在一些示例性實例中，形成隔離結構204的操作包括在襯底200中形成溝槽210，以及用介電材料填充溝槽210，以在溝槽210中形成隔離結構204。例如，隔離結構204可以由二氧化硅形成。
[0026]邏輯柵極結構206和光敏柵極結構208形成在襯底200的表面202上。如圖2A所示，在一些實例中，實施形成邏輯柵極結構206的操作以形成包括柵極介電層212和柵電極214的邏輯柵極結構206，其中，柵極介電層212設置在襯底200的表面202上，并且柵電極214堆疊在柵極介電層212上。在一些示例性實例中，柵極介電層212由二氧化硅形成，并且柵電極214由多晶硅或金屬形成。再次參照圖2A，實施形成光敏柵極結構208的操作以形成包括柵極介電層216和柵電極218的光敏柵極結構208，其中，柵極介電層216設置在襯底200的表面202上，并且柵電極218堆疊在柵極介電層216上。在一些示例性實例中，柵極介電層216由二氧化硅形成，并且柵電極218由多晶硅或金屬形成。
[0027]在一些實例中，在襯底200的表面202上同時形成邏輯柵極結構206和光敏柵極結構208。在形成邏輯柵極結構206和光敏柵極結構208的操作中包括形成柵極介電材料層以覆蓋襯底200的表面202，形成柵電極材料層以覆蓋柵極介電材料層，以及去除部分柵極介電材料層和部分柵電極材料層以分別形成柵極介電層212和216以及柵電極214和218。因此，形成包括柵極介電層212和柵電極214的邏輯柵極結構206以及包括柵極介電層216和柵電極218的光敏柵極結構208。在這樣的實例中，柵極介電層212和216由相同的材料形成，并且柵電極214和218由相同的材料形成。例如，可以使用熱氧化技術或沉積技術實施形成柵極介電材料層的操作，并且可以使用沉積技術實施形成柵電極材料層的操作。
[0028]如圖2B所示，例如，通過使用沉積技術形成多層結構228以覆蓋邏輯柵極結構206、光敏柵極結構208和襯底200的表面202。可以使用化學汽相沉積(CVD)技術實施形成多層結構228的操作。在一些實例中，實施形成多層結構228的操作以形成包括硬掩模層220和間隔件材料層226的多層結構228。形成硬掩模層220以覆蓋邏輯柵極結構206、光敏柵極結構208和襯底200的表面202，并且形成間隔件材料層226以覆蓋硬掩模層220。
[0029]在一些實施例中，形成硬掩模層220的操作包括由諸如二氧化硅的介電材料形成硬掩模層220。例如，硬掩模層220可以形成為具有約190埃的厚度。在一些實例中，實施形成間隔件材料層226的操作以形成包括堆疊結構的間隔件材料層226。例如，如圖2B所示，間隔件材料層226的堆疊結構包括兩層，該兩層分別為中間層222和堆疊在中間層222上的頂層224，從而使得多層結構228包括三層，該三層分別為依次堆疊在襯底200的表面202上的底層(即，硬掩模層220)、中間層222和頂層224。形成間隔件材料層226的操作包括由不同的介電材料形成中間層222和頂層224。在一些示例性實例中，形成間隔件材料層226的操作包括由氮化硅形成中間層222，以及由二氧化硅形成頂層224，而由二氧化硅形成硬掩模層220，即，實施形成多層結構228的操作以形成包括ONO結構的多層結構228。
[0030]在特定實例中，實施形成間隔件材料層226的操作以形成包括單層結構的間隔件材料層226。例如，形成間隔件材料層226的操作包括由氮化硅形成間隔件材料層226，而由二氧化硅形成硬掩模層220。
[0031]同時參照圖2B和圖2C，通過使用諸如干蝕刻技術的蝕刻技術去除部分間隔件材料層226以暴露硬掩模層220的部分238。實施去除部分間隔件材料層226的操作以保留間隔件材料層226的其他部分，從而用于形成位于與邏輯柵極結構206的側壁232共形的硬掩模層220上面的第一間隔件230以及位于與光敏柵極結構208的側壁236共形的硬掩模層220上面的第二間隔件234。因此，第一間隔件230包括與邏輯柵極結構206的側壁232共形的部分間隔件材料層226的一部分，并且第二間隔件234包括與光敏柵極結構208的側壁236共形的間隔件材料層226的另一部分。如圖2C所示，在一些實例中，實施去除部分間隔件材料層226的操作以去除部分頂層224和部分中間層222，以暴露下面的硬掩模層220。如圖2C所示，在這樣的實例中，每個第一間隔件230和第二間隔件234均形成為包括中間層222和頂層224。
[0032]如圖2D所示，在位于邏輯柵極結構206的相對兩側處的襯底200中分別形成第一源極240和第一漏極242，并且在位于光敏柵極結構208的相對兩側處的襯底200中分別形成第二源極244和第二漏極246，以基本完成半導體器件270。此外，第一源極240和第一漏極242分別形成在第一間隔件230的兩個外側處，并且第二源極244和第二漏極246分別形成在第二間隔件234的兩個外側處。在一些實例中，利用硬掩模層220掩蔽襯底200的表面202，使用注入工藝248實施形成第一源極240、第一漏極242、第二源極244和第二漏極246的操作。第一源極240、第一漏極242、第二源極244和第二漏極246是襯底200中的摻雜區。在形成第一源極240、第一漏極242、第二源極244和第二漏極246之后，基本完成包括邏輯柵極結構206、第一源極240和第一漏極242的邏輯器件250以及包括光敏柵極結構208、第二源極244和第二漏極246的光敏器件252。如圖2D所示，在邏輯器件250的第一漏極242和光敏器件252的第二源極244之間設置隔離結構204以用于電隔離邏輯器件250和光敏器件252。
[0033]在一些示例性實例中，用于形成第一源極240、第一漏極242、第二源極244和第二漏極246的注入工藝248包括形成具有N型的第一源極240、第一漏極242、第二源極244和第二漏極246的每個。例如，可以用從20keV至40keV的注入能量實施用于形成第一源極240、第一漏極242、第二源極244和第二漏極246的這種注入工藝248。在各個示例性實例中，用于形成第一源極240、第一漏極242、第二源極244和第二漏極246的注入工藝248包括形成具有P型的第一源極240、第一漏極242、第二源極244和第二漏極246的每個。例如，可以用從7keV至25keV的注入能量實施用于形成第一源極240、第一漏極242、第二源極244和第二漏極246的這種注入工藝248。
[0034]在注入工藝248期間利用硬掩模層220掩蔽襯底200的表面202，這可以防止光敏區(在光敏區上形成光敏器件252)中的襯底200的表面202受到損壞，從而使得襯底200的表面202將不捕獲電子，從而防止在光刻期間發生電流泄漏效應以消除白像素效應和黑電流效應。因此，提高了半導體器件270的圖像質量。此外，通過控制注入工藝248的參數，不需要去除邏輯區(在邏輯區上形成邏輯器件250)中的部分硬掩模層220，同時保持了半導體器件270的像素性能。因此，不需要用于去除邏輯區中的部分硬掩模層220的額外的光刻操作和額外的蝕刻操作，從而簡化了用于制造半導體器件270的工藝，減少了工藝時間并且降低了工藝成本。
[0035]在完成形成第一源極240、第一漏極242、第二源極244和第二漏極246的操作之后，例如，可以使用沉積技術可選擇地形成至少一個介電層以覆蓋硬掩模層220的部分238、第一間隔件230和第二間隔件234。如圖2E所示，在一些實例中，實施形成至少一個介電層的操作以形成包括介電層264、266和268的至少一個介電層，其中，介電層264、266和268依次堆疊在襯底200的表面202上。例如，介電層264、266和268可以由二氧化硅形成。此外，互連層254可以可選擇地形成在介電層264、266和268中，并且可以在穿過硬掩模層220之后電連接至邏輯柵極結構206、光敏柵極結構208、第一源極240、第一漏極242、第二源極244和第二漏極246。如圖2E所示，在一些實例中，實施形成互連層254的操作以形成包括多個接觸件256、多個連接層258、多個通孔260和多個連接層262的互連層254。例如，接觸件256、連接層258、通孔260和連接層262由諸如銅的金屬形成。
[0036]再次參照圖2E，在一些示例性實例中，形成介電層264的操作包括形成位于硬掩模層220、第一間隔件230和第二間隔件234上面并且覆蓋硬掩模層220、第一間隔件230和第二間隔件234的介電層264。在形成介電層264之后，實施形成接觸件256的操作以在介電層264中形成接觸件256，并且接觸件256穿過介電層264和硬掩模層220以分別電連接至邏輯器件250的柵電極214、第一源極240和第一漏極242以及光敏器件252的柵電極218、第二源極244和第二漏極246。可以使用鑲嵌技術實施形成接觸件256的操作。
[0037]在形成接觸件256之后，實施形成介電層266的操作以形成位于介電層264和接觸件256上面并且覆蓋介電層264和接觸件256的介電層266。然后，實施形成連接層258的操作以在介電層266中形成連接層258，其中，連接層258形成為穿過介電層266并且相應地電連接至接觸件256。可以使用鑲嵌技術實施形成連接層258的操作。在完成了形成連接層258的操作之后，實施形成介電層268的操作以形成位于介電層266和連接層258上面并且覆蓋介電層266和連接層258的介電層268。在形成介電層268之后，在介電層268中形成彼此對應的通孔260和連接層262，并且連接層262和通孔260的組合穿過介電層268。形成連接層262的操作包括形成位于連接層258上面的連接層262，并且形成通孔260的操作包括形成位于連接層262和258之間并且電連接連接層262和258的通孔260。可以使用雙鑲嵌技術實施形成連接層262和通孔260的操作。
[0038]參照圖3以及圖2A至圖2E，圖3是根據各個實施例的用于制造半導體器件的方法的流程圖。該方法開始于操作300，其中，提供襯底200。襯底200可以是半導體襯底并且可以包括單晶半導體材料或化合物半導體材料。在一些實例中，提供襯底200的操作包括提供具有至少一個隔離結構204的襯底200，其中，隔離結構204形成在襯底200中并且從襯底200的表面202延伸。隔離結構204形成在隨后形成的邏輯柵極結構206和光敏柵極結構208之間，以用于電隔離邏輯柵極結構206和光敏柵極結構208。隔離結構204可以是淺溝槽隔離結構。例如，形成隔離結構204的操作包括在襯底200中形成溝槽210，以及用介電材料填充溝槽210，以在溝槽210中形成隔離結構204。
[0039]再次參照圖2A，在操作302中，邏輯柵極結構206和光敏柵極結構208形成在襯底200的表面202上。在一些實例中，實施形成邏輯柵極結構206的操作以形成包括柵極介電層212和堆疊在柵極介電層212上的柵電極214的邏輯柵極結構206。實施形成光敏柵極結構208的操作以形成包括柵極介電層216和堆疊在柵極介電層216上的柵電極218的光敏柵極結構208。在一些實例中，在襯底200的表面202上同時形成邏輯柵極結構206和光敏柵極結構208。在形成邏輯柵極結構206和光敏柵極結構208的操作中包括形成柵極介電材料層以覆蓋襯底200的表面202，形成柵電極材料層以覆蓋柵極介電材料層，以及去除部分柵極介電材料層和部分柵電極材料層以分別形成柵極介電層212和216以及柵電極214和218，從而形成邏輯柵極結構206和光敏柵極結構208。
[0040]如圖2B所示，在操作304中，例如，使用沉積技術形成硬掩模層220以覆蓋邏輯柵極結構206、光敏柵極結構208和襯底200的表面202。在一些實例中，形成硬掩模層220的操作包括由諸如二氧化硅的介電材料形成硬掩模層220。例如，硬掩模層220可以形成為具有約190埃的厚度。
[0041]再次參照圖2B，在操作306中，例如，使用沉積技術形成間隔件材料層226以覆蓋硬掩模層220。在一些實例中，實施形成間隔件材料層226的操作以形成包括堆疊結構的間隔件材料層226。例如，間隔件材料層226的堆疊結構包括中間層222和堆疊在中間層222上的頂層224。形成間隔件材料層226的操作包括由不同的介電材料形成中間層222和頂層224。在一些示例性實例中，形成間隔件材料層226的操作包括由氮化硅形成中間層222以及由二氧化硅形成頂層224，而硬掩模層220由二氧化硅形成。在特定實例中，實施形成間隔件材料層226的操作以形成包括單層結構的間隔件材料層226。
[0042]如圖2B和圖2C所示，在操作308中，去除部分間隔件材料層226以暴露硬掩模層220的部分238，并且以形成位于與邏輯柵極結構206的側壁232共形的硬掩模層220上面的第一間隔件230以及位于與光敏柵極結構208的側壁236共形的硬掩模層220上面的第二間隔件234。可以使用諸如干蝕刻技術的蝕刻技術實施去除部分間隔件材料層226的操作。每個第一間隔件230和第二間隔件234均包括部分間隔件材料層226。
[0043]如圖2D所示，在操作310中，例如，使用注入工藝248在位于邏輯柵極結構206的相對兩側處的襯底200中分別形成第一源極240和第一漏極242，并且在位于光敏柵極結構208的相對兩側處的襯底200中分別形成第二源極244和第二漏極246，以基本完成半導體器件270的邏輯器件250和光敏器件252。第一源極240和第一漏極242分別形成在第一間隔件230的兩個外側處，并且第二源極244和第二漏極246分別形成在第二間隔件234的兩個外側處。在一些實例中，利用硬掩模層220掩蔽襯底220的表面202來實施注入工藝248。如圖2D所示，在邏輯器件250的第一漏極242和光敏器件252的第二源極244之間設置隔離結構204。
[0044]在一些示例性實例中，注入工藝248包括利用從20keV至40keV的注入能量形成具有N型的第一源極240、第一漏極242、第二源極244和第二漏極246的每個。在各個示例性實例中，注入工藝248包括利用從7keV至25keV的注入能量形成具有P型的第一源極240、第一漏極242、第二源極244和第二漏極246的每個。
[0045]可選擇地，例如，可以使用沉積技術形成至少一個介電層以覆蓋硬掩模層220的部分238、第一間隔件230和第二間隔件234。如圖2E所示，在一些實例中，實施形成至少一個介電層的操作以形成包括介電層264、266和268的至少一個介電層，介電層264、266和268依次堆疊在襯底200的表面202上。此外，互連層254可以可選擇地形成在介電層264、266和268中，并且可以在穿過硬掩模層220之后電連接至邏輯柵極結構206、光敏柵極結構208、第一源極240、第一漏極242、第二源極244和第二漏極246。如圖2E所示，在一些實例中，實施形成互連層254的操作以形成包括多個接觸件256、多個連接層258、多個通孔260和多個連接層262的互連層254。
[0046]在一些不例性實例中，介電層264形成為位于硬掩模層220、第一間隔件230和第二間隔件234上面并且覆蓋硬掩模層220、第一間隔件230和第二間隔件234。在介電層264中形成接觸件256，并且接觸件256穿過介電層264和硬掩模層220以分別電連接至邏輯器件250的柵電極214、第一源極240和第一漏極242以及光敏器件252的柵電極218、第二源極244和第二漏極246。可以使用鑲嵌技術形成接觸件256。接下來，介電層266形成為位于介電層264和接觸件256上面并且覆蓋介電層264和接觸件256。然后，例如，使用鑲嵌技術在介電層266中形成連接層258，并且連接層258穿過介電層266以相應地電連接至接觸件256。介電層268形成為位于介電層266和連接層258上面并且覆蓋介電層266和連接層258。隨后，例如，使用雙鑲嵌技術在介電層268中形成彼此對應的通孔260和連接層262。連接層262和通孔260的組合穿過介電層268，其中，連接層262位于連接層258上面，并且通孔260連接連接層262和258。
[0047]參照圖4以及圖2A至圖2E，圖4是根據各個實施例的用于制造半導體器件的方法的流程圖。該方法開始于操作400，其中，提供襯底200。襯底200可以是半導體襯底并且可以包括單晶半導體材料或化合物半導體材料。在一些實例中，襯底200形成為包括至少一個隔離結構204，其中，隔離結構204形成在襯底200中并且從襯底200的表面202延伸。隔離結構204形成在隨后形成的邏輯柵極結構206和光敏柵極結構208之間，以用于電隔離邏輯柵極結構206和光敏柵極結構208。隔離結構204可以是淺溝槽隔離結構。形成隔離結構204的操作包括在襯底200中形成溝槽210，以及用介電材料填充溝槽210，以在溝槽210中形成隔離結構204。
[0048]再次參照圖2A，在操作402中，邏輯柵極結構206和光敏柵極結構208形成在襯底200的表面202上，其中，邏輯柵極結構206可以包括柵極介電層212和堆疊在柵極介電層212上的柵電極214，并且光敏柵極結構208可以包括柵極介電層216和堆疊在柵極介電層216上的柵電極218。在形成邏輯柵極結構206和光敏柵極結構208的操作中包括形成柵極介電材料層以覆蓋襯底200的表面202，形成柵電極材料層以覆蓋柵極介電材料層，以及去除部分柵極介電材料層和部分柵電極材料層以分別形成柵極介電層212和216以及柵電極214和218，從而形成邏輯柵極結構206和光敏柵極結構208。
[0049]如圖2B所示，在操作404中，例如，通過使用沉積技術形成多層結構228以覆蓋邏輯柵極結構206、光敏柵極結構208和襯底200的表面202。在一些實例中，多層結構228形成為包括硬掩模層220和間隔件材料層226。硬掩模層220形成為覆蓋邏輯柵極結構206、光敏柵極結構208和襯底200的表面202，并且間隔件材料層226形成為覆蓋硬掩模層220。在一些實例中，形成硬掩模層220的操作包括由諸如二氧化硅的介電材料形成硬掩模層220。例如，硬掩模層220可以形成為具有約190埃的厚度。
[0050]在一些實例中，實施形成間隔件材料層226的操作以形成包括堆疊結構的間隔件材料層226。例如，間隔件材料層226的堆疊結構包括依次堆疊在硬掩模層220上的中間層222和頂層224，從而使得多層結構228包括依次堆疊在襯底200的表面202上的底層(即，硬掩模層220)、中間層222和頂層224。在一些示例性實例中，形成多層結構228的操作包括由二氧化硅形成硬掩模層220，由氮化硅形成中間層222，以及由二氧化硅形成頂層224。
[0051]如圖2B和圖2C所示，在操作406中，去除部分頂層224和部分中間層222以暴露硬掩模層220的部分238，并且以形成位于與邏輯柵極結構206的側壁232共形的硬掩模層220上面的第一間隔件230以及位于與光敏柵極結構208的側壁236共形的硬掩模層220上面的第二間隔件234。可以使用諸如干蝕刻技術的蝕刻技術實施去除部分頂層224和部分中間層222的操作。每個第一間隔件230和第二間隔件234均包括部分頂層224和部分中間層222。
[0052]如圖2D所示，在操作408中，例如，使用注入工藝248在位于邏輯柵極結構206的相對兩側處的襯底200中分別形成第一源極240和第一漏極242，并且在位于光敏柵極結構208的相對兩側處的襯底200中分別形成第二源極244和第二漏極246，以基本完成半導體器件270的邏輯器件150和光敏器件252。第一源極240和第一漏極242分別形成在第一間隔件230的兩個外側處，并且第二源極244和第二漏極246分別形成在第二間隔件234的兩個外側處。在一些實例中，利用硬掩模層220掩蔽襯底200的表面202來實施注入工藝248。如圖2D所示，在邏輯器件250的第一漏極242和光敏器件252的第二源極244之間設置隔離結構204。
[0053]在一些示例性實例中，注入工藝248包括利用從20keV至40keV的注入能量形成具有N型的第一源極240、第一漏極242、第二源極244和第二漏極246的每個。在各個示例性實例中，注入工藝248包括利用從7keV至25keV的注入能量形成具有P型的第一源極240、第一漏極242、第二源極244和第二漏極246的每個。
[0054]可選擇地，例如，可以使用沉積技術形成至少一個介電層以覆蓋硬掩模層220的部分238、第一間隔件230和第二間隔件234。如圖2E所示，在一些實例中，至少一個介電層包括依次堆疊在襯底200的表面202上的介電層264、266和268。此外，互連層254可以可選擇地形成在介電層264、266和268中，并且可以在穿過硬掩模層220之后電連接至邏輯柵極結構206、光敏柵極結構208、第一源極240、第一漏極242、第二源極244和第二漏極246。如圖2E所示，在一些實例中，互連層254形成為包括多個接觸件256、多個連接層258、多個通孔260和多個連接層262。
[0055]在一些不例性實例中，介電層264形成為位于硬掩模層220、第一間隔件230和第二間隔件234上面并且覆蓋硬掩模層220、第一間隔件230和第二間隔件234。在介電層264中形成接觸件256，并且接觸件256穿過介電層264和硬掩模層220以分別電連接至邏輯器件250的柵電極214、第一源極240和第一漏極242以及光敏器件252的柵電極218、第二源極244和第二漏極246。可以使用鑲嵌技術形成接觸件256。接下來，介電層266形成為位于介電層264和接觸件256上面并且覆蓋介電層264和接觸件256。然后，例如，使用鑲嵌技術在介電層266中形成連接層258，并且連接層258穿過介電層266以相應地電連接至接觸件256。介電層268形成為位于介電層266和連接層258上面并且覆蓋介電層266和連接層258。隨后，例如，使用雙鑲嵌技術在介電層268中形成彼此對應的通孔260和連接層262。連接層262和通孔260的組合穿過介電層268，其中，連接層262位于連接層258上面，并且通孔260連接連接層262和258。
[0056]根據實施例，本發明公開了一種半導體器件。該半導體器件包括襯底、邏輯柵極結構、光敏柵極結構、硬掩模層、第一間隔件、第一源極、第一漏極、第二間隔件、第二源極和第二漏極。邏輯柵極結構設置在襯底的表面上。光敏柵極結構設置在襯底的表面上。硬掩模層覆蓋邏輯柵極結構、光敏柵極結構和襯底的表面。第一間隔件位于與邏輯柵極結構的側壁共形的硬掩模層上面。第一源極和第一漏極分別設置在位于邏輯柵極結構的相對兩側處的襯底中。第二間隔件位于與光敏柵極結構的側壁共形的硬掩模層上面。第二源極和第二漏極分別設置在位于光敏柵極結構的相對兩側處的襯底中。
[0057]根據另一實施例，本發明公開了一種用于制造半導體器件的方法。在該方法中，提供襯底。在襯底的表面上形成邏輯柵極結構和光敏柵極結構。形成硬掩模層以覆蓋邏輯柵極結構、光敏柵極結構和襯底的表面。形成間隔件材料層以覆蓋硬掩模層。去除部分間隔件材料層以暴露部分硬掩模層，其中，保留間隔件材料層的其他部分以用于形成第一間隔件和第二間隔件，第一間隔件位于與邏輯柵極結構的側壁共形的硬掩模層上面，第二間隔件位于與光敏柵極結構的側壁共形的硬掩模層上面。第一源極和第一漏極分別形成在位于邏輯柵極結構的相對兩側處的襯底中，并且第二源極和第二漏極分別形成在位于光敏柵極結構的相對兩側處的襯底中。
[0058]根據又另一實施例，本發明公開了一種用于制造半導體器件的方法。在該方法中，提供襯底。在襯底的表面上形成邏輯柵極結構和光敏柵極結構。形成多層結構以覆蓋邏輯柵極結構、光敏柵極結構和襯底的表面，其中，多層結構包括依次堆疊在襯底的表面上的底層、中間層和頂層。去除部分頂層和部分中間層以暴露部分底層并且以形成第一間隔件和第二間隔件，第一間隔件位于與邏輯柵極結構的側壁共形的底層上面，第二間隔件位于與光敏柵極結構的側壁共形的底層上面。第一源極和第一漏極分別形成在位于邏輯柵極結構的相對兩側處的襯底中，并且第二源極和第二漏極分別形成在位于光敏柵極結構的相對兩側處的襯底中。
[0059]上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實施與本文所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。
[0060]為了解決現有技術中的問題，根據本發明的一些實施例，提供了一種半導體器件，包括:襯底；邏輯柵極結構，位于所述襯底的表面上；光敏柵極結構，位于所述襯底的表面上；硬掩模層，覆蓋所述邏輯柵極結構、所述光敏柵極結構和所述襯底的所述表面；第一間隔件，覆蓋與所述邏輯柵極結構的側壁共形的所述硬掩模層；第一源極和第一漏極，分別設置在位于所述邏輯柵極結構的相對兩側處的所述襯底中；第二間隔件，覆蓋與所述光敏柵極結構的側壁共形的所述硬掩模層；以及第二源極和第二漏極，分別設置在位于所述光敏柵極結構的相對兩側處的所述襯底中。
[0061 ] 在上述半導體器件，其中，所述硬掩模層由二氧化硅形成。
[0062]在上述半導體器件，其中，所述第一間隔件和所述第二間隔件的每個均由氮化硅形成。
[0063]在上述半導體器件，其中，所述第一間隔件和所述第二間隔件的每個均包括堆疊結構，所述堆疊結構包括位于所述硬掩模層上的氮化硅層和堆疊在所述氮化硅層上的二氧化娃層。
[0064]在上述半導體器件，其中，所述硬掩模層由二氧化硅形成。
[0065]在上述半導體器件，還包括:互連層，設置在所述襯底的所述表面上方并且在穿過所述硬掩模層之后電連接至所述邏輯柵極結構、所述光敏柵極結構、所述第一源極、所述第一漏極、所述第二源極和所述第二漏極。
[0066]根據本發明的另一些實施例，提供了一種用于制造半導體器件的方法，所述方法包括:提供襯底；在所述襯底的表面上形成邏輯柵極結構和光敏柵極結構；形成硬掩模層以覆蓋所述邏輯柵極結構、所述光敏柵極結構和所述襯底的所述表面；形成間隔件材料層以覆蓋所述硬掩模層；去除部分所述間隔件材料層以暴露部分所述硬掩模層，其中，保留所述間隔件材料層的其他部分以用于形成第一間隔件和第二間隔件，所述第一間隔件覆蓋與所述邏輯柵極結構的側壁共形的所述硬掩模層，所述第二間隔件覆蓋與所述光敏柵極結構的側壁共形的所述硬掩模層上面；以及在位于所述邏輯柵極結構的相對兩側處的所述襯底中分別形成第一源極和第一漏極，并且在位于所述光敏柵極結構的相對兩側處的所述襯底中分別形成第二源極和第二漏極。
[0067]在上述方法中，其中，形成所述硬掩模層的操作包括由二氧化硅形成所述硬掩模層。
[0068]在上述方法中，其中，形成所述間隔件材料層的操作包括由氮化硅形成所述間隔件材料層。
[0069]在上述方法中，其中，形成所述間隔件材料層的操作包括形成包括堆疊結構的所述間隔件材料層，其中，所述堆疊結構包括位于所述硬掩模層上的氮化硅層和堆疊在所述氮化硅層上的二氧化硅層。
[0070]在上述方法中，其中，形成所述間隔件材料層的操作包括形成包括堆疊結構的所述間隔件材料層，其中，所述堆疊結構包括位于所述硬掩模層上的氮化硅層和堆疊在所述氮化硅層上的二氧化硅層；其中，形成所述硬掩模層的操作包括由二氧化硅形成所述硬掩模層。
[0071]在上述方法中，其中，形成所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的操作包括形成具有N型的所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的每個。
[0072]在上述方法中，其中，形成所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的操作包括形成具有N型的所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的每個；其中，使用具有從20keV至40keV的注入能量的注入工藝實施形成所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的操作。
[0073]在上述方法中，其中，形成所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的操作包括形成具有P型的所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的每個。
[0074]在上述方法中，其中，形成所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的操作包括形成具有P型的所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的每個；其中，使用具有從7keV至25keV的注入能量的注入工藝實施形成所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的操作。
[0075]在上述方法中，其中，形成所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的操作包括形成具有P型的所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的每個；在形成所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的操作之后，還包括:形成介電層以覆蓋部分所述硬掩模層、所述第一間隔件和所述第二間隔件；以及在所述介電層內形成互連層以通過穿過所述硬掩模層電連接至所述邏輯柵極結構、所述光敏柵極結構、所述第一源極、所述第一漏極、所述第二源極和所述第二漏極。
[0076]根據本發明的又一些實施例，提供了一種用于制造半導體器件的方法，所述方法包括:提供襯底；在所述襯底的表面上形成邏輯柵極結構和光敏柵極結構；形成多層結構以覆蓋所述邏輯柵極結構、所述光敏柵極結構和所述襯底的所述表面，其中，所述多層結構包括依次堆疊在所述襯底的所述表面上的底層、中間層和頂層；去除部分所述頂層和部分所述中間層以暴露部分所述底層并且以形成第一間隔件和第二間隔件，所述第一間隔件覆蓋與所述邏輯柵極結構的側壁共形的所述底層，所述第二間隔件覆蓋與所述光敏柵極結構的側壁共形的所述底層；以及在位于所述邏輯柵極結構的相對兩側處的所述襯底中分別形成第一源極和第一漏極，并且在位于所述光敏柵極結構的相對兩側處的所述襯底中分別形成第二源極和第二漏極。
[0077]在上述方法中，其中，形成所述多層結構的操作包括由二氧化硅形成所述底層和所述頂層，以及由氮化硅形成所述中間層。
[0078]在上述方法中，其中，形成所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的操作包括:形成具有N型的所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的每個；以及使用具有從20keV至40keV的注入能量的注入工藝。
[0079]在上述方法中，其中，形成所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的操作包括:形成具有P型的所述第一源極、所述第一漏極、所述第二源極和所述第二漏極的每個；以及使用具有從7keV至25keV的注入能量的注入工藝。
【主權項】
1.一種半導體器件，包括: 襯底； 邏輯柵極結構，位于所述襯底的表面上； 光敏柵極結構，位于所述襯底的表面上； 硬掩模層，覆蓋所述邏輯柵極結構、所述光敏柵極結構和所述襯底的所述表面； 第一間隔件，覆蓋與所述邏輯柵極結構的側壁共形的所述硬掩模層； 第一源極和第一漏極，分別設置在位于所述邏輯柵極結構的相對兩側處的所述襯底中； 第二間隔件，覆蓋與所述光敏柵極結構的側壁共形的所述硬掩模層；以及 第二源極和第二漏極，分別設置在位于所述光敏柵極結構的相對兩側處的所述襯底中。2.根據權利要求1所述的半導體器件，其中，所述硬掩模層由二氧化硅形成。3.根據權利要求1所述的半導體器件，其中，所述第一間隔件和所述第二間隔件的每個均由氮化硅形成。4.根據權利要求1所述的半導體器件，其中，所述第一間隔件和所述第二間隔件的每個均包括堆疊結構，所述堆疊結構包括位于所述硬掩模層上的氮化硅層和堆疊在所述氮化硅層上的二氧化硅層。5.根據權利要求4所述的半導體器件，其中，所述硬掩模層由二氧化硅形成。6.根據權利要求1所述的半導體器件，還包括: 互連層，設置在所述襯底的所述表面上方并且在穿過所述硬掩模層之后電連接至所述邏輯柵極結構、所述光敏柵極結構、所述第一源極、所述第一漏極、所述第二源極和所述第二漏極。7.一種用于制造半導體器件的方法，所述方法包括: 提供襯底； 在所述襯底的表面上形成邏輯柵極結構和光敏柵極結構； 形成硬掩模層以覆蓋所述邏輯柵極結構、所述光敏柵極結構和所述襯底的所述表面； 形成間隔件材料層以覆蓋所述硬掩模層； 去除部分所述間隔件材料層以暴露部分所述硬掩模層，其中，保留所述間隔件材料層的其他部分以用于形成第一間隔件和第二間隔件，所述第一間隔件覆蓋與所述邏輯柵極結構的側壁共形的所述硬掩模層，所述第二間隔件覆蓋與所述光敏柵極結構的側壁共形的所述硬掩模層上面；以及 在位于所述邏輯柵極結構的相對兩側處的所述襯底中分別形成第一源極和第一漏極，并且在位于所述光敏柵極結構的相對兩側處的所述襯底中分別形成第二源極和第二漏極。8.根據權利要求7所述的方法，其中，形成所述硬掩模層的操作包括由二氧化硅形成所述硬掩模層。9.根據權利要求7所述的方法，其中，形成所述間隔件材料層的操作包括由氮化硅形成所述間隔件材料層。10.一種用于制造半導體器件的方法，所述方法包括: 提供襯底； 在所述襯底的表面上形成邏輯柵極結構和光敏柵極結構； 形成多層結構以覆蓋所述邏輯柵極結構、所述光敏柵極結構和所述襯底的所述表面，其中，所述多層結構包括依次堆疊在所述襯底的所述表面上的底層、中間層和頂層； 去除部分所述頂層和部分所述中間層以暴露部分所述底層并且以形成第一間隔件和第二間隔件，所述第一間隔件覆蓋與所述邏輯柵極結構的側壁共形的所述底層，所述第二間隔件覆蓋與所述光敏柵極結構的側壁共形的所述底層；以及 在位于所述邏輯柵極結構的相對兩側處的所述襯底中分別形成第一源極和第一漏極，并且在位于所述光敏柵極結構的相對兩側處的所述襯底中分別形成第二源極和第二漏極。
【文檔編號】H01L27/146GK105895644SQ201510673792
【公開日】2016年8月24日
【申請日】2015年10月16日
【發明人】王兆圻, 曾仲銓, 褚立新, 劉家瑋
【申請人】臺灣積體電路制造股份有限公司