多芯片堆疊封裝結構及其制造方法
【專利摘要】本發明是有關于一種多芯片堆疊封裝結構及其制造方法，該多芯片封裝結構包括：一基板，包括多個電性連接墊；一第一芯片，其一下表面黏貼于該基板上；一第二芯片，是以交叉錯位方式黏貼于該第一芯片的一上表面上；一間隔件，是以與該第二芯片交叉錯位方式設置于第二芯片的一上表面上；以及一第三芯片，是以與該間隔件交叉錯位方式設置于該間隔件的一上表面上，使得該第三芯片的一端與該間隔件的一端形成一第一間距。由此，改變打線受力點的位置，以降低打線時芯片斷裂的風險。
【專利說明】
多芯片堆疊封裝結構及其制造方法
技術領域
[0001]本發明是關于一種半導體芯片封裝結構及其制造方法，尤指一種適用于多芯片堆疊封裝結構及其制造方法。
【背景技術】
[0002]多芯片封裝結構(Mult1-chip package，MCP)是將多個半導體芯片整合在單一封裝結構中，可提高電子元件的密度，縮短電子元件間的電性連接路徑，此種封裝體不僅可減少多個芯片使用上所占用的體積，更可提高整體的性能。
[0003]已知多芯片封裝結構是將多個芯片垂直對齊堆疊、交叉錯位堆疊或階梯狀堆疊，接著通過打線與基板電性連接。多個半導體芯片堆疊封裝技術中，多個相同尺寸芯片的堆疊封裝技術是常見的封裝技術。
[0004]在已知技術中，請參閱圖1是已知的堆疊式多芯片封裝結構的剖面示意圖，其第一芯片13的下表面黏貼于基板11上，第二芯片14的下表面則以交叉錯位方式黏貼于第一芯片13的上表面上;第三芯片15的下表面以交叉錯位方式黏貼于第二芯片14上，而第四芯片16的下表面則以交叉錯位方式黏貼于第三芯片15的上表面上。此外，每一芯片的上表面上的焊墊皆有多條導線分別對應電連接于基板10上的多個電性連接墊12。此外，所述芯片相互間皆是通過一黏晶膠17黏貼。由于該第三芯片15與第二芯片14的堆疊處產生了一空間，因此，在打線時由于芯片支撐力不夠，而產生芯片破裂的問題。因此，為了滿足打線所需受力，需增厚第三芯片15的厚度以避免芯片受損。
[0005]另一已知技術中，如中國臺灣專利公開號第201222737A1號，是揭示一種半導體晶粒封裝，該半導體封裝的一實例包含與一第二半導體晶粒群組穿插的一第一半導體晶粒群組。來自該第一及第二群組的晶粒沿一第一軸線彼此偏移，且沿與該第一軸線正交的一第二軸線相對于彼此交錯。該半導體封裝的一第二實例包含一形狀不規則的邊緣及一自該封裝中的最下部半導體晶粒上方的一半導體晶粒至該基板的線接合。
[0006]然而，如圖1所示，此種堆疊式多芯片封裝結構I需增加芯片厚度以避免芯片受損，然而，在增加芯片厚度時，亦增加材料制備的復雜度，因而產生不易掌握芯片的厚度的問題。此外，在另一已知技術中，通過打線方式將芯片電性連接于基板，但經由打線方式來電性連接容易造成芯片破裂。因此，目前亟需要一種多芯片堆疊封裝結構及其制造方法，通過改變打線位置以提供較佳支撐，以及提供不經打線之間隔件，以避免芯片受損，以及提供相同厚度的芯片以簡化工藝步驟并控制制造成本。
【發明內容】
[0007]本發明的主要目的是在提供一種堆疊式多芯片封裝結構，能利用芯片與間隔件交叉錯位的堆疊方式，通過改變打線位置，因而，可降低打線時芯片斷裂的風險，并且達到輕薄短小的需求。
[0008]為達成上述目的，本發明提供一種多芯片堆疊封裝結構，包括:一基板，可包括多個電性連接墊;一第一芯片，包括有一第一焊墊的一上表面及相對的一下表面，該第一芯片的該下表面黏貼于該基板上；一第二芯片，包括有一第二焊墊的一上表面及相對的一下表面，該第二芯片的該下表面可以交叉錯位方式黏貼于該第一芯片的該上表面;一間隔件，包括有一上表面及相對的一下表面，并且可以與該第二芯片交叉錯位方式設置于該第二芯片上表面上；以及一第三芯片，包括有一第三焊墊的一上表面及相對的一下表面，并且可以與該間隔件交叉錯位方式設置于該間隔件的上表面上，使得該第三芯片的一端與該間隔件的一端可形成一第一間距。
[0009]于本發明的多芯片堆疊封裝結構中，可還包括一第四芯片，該第四芯片可包括有一第四焊墊的一上表面及相對的一下表面，該第四芯片可以交叉錯位方式黏貼于該第三芯片的該上表面上。此外，于本發明的多芯片堆疊封裝結構中，該第三焊墊可緊鄰于該第四芯片而設置以提供最佳的支撐，進而避免芯片破裂。
[0010]于本發明的多芯片堆疊封裝結構中，可還包括多條導線，用于將所述電性連接墊與該第一焊墊、第二焊墊、第三焊墊及第四焊墊電性連接，或將所述焊墊彼此電性連接，以輸入或輸出信號。于本發明的多芯片堆疊封裝結構中，該間隔件不與導線鏈接，因此該間隔件不會因為打線而破裂。
[0011]于本發明的多芯片堆疊封裝結構中，該第四芯片的一端與該間隔件的一端可形成一第二間距;其中，該第二間距的距離與第一間距的距離可依據使用者需求而任意變化，在本發明一態樣中，該第二間距的距離可為該第一間距的距離的兩倍，但本發明并未局限于此。于本發明的多芯片堆疊封裝結構中，將該第一間距的距離、第二間距的距離與該芯片的寬度相加所獲得的數值需小于該基板的長度，以利于封裝該多芯片堆疊封裝結構。
[0012]于本發明的多芯片堆疊封裝結構中，所堆疊的芯片數量及間隔件的數量可依據使用者需求而任意變化，在本發明一態樣中，所堆疊的芯片數量為4且間隔件數量為I，此外，該間隔件堆疊的位置較佳為所述芯片中間，以提供較佳的支撐避免芯片破裂。
[0013]于本發明的多芯片堆疊封裝結構中，該第一芯片、該第二芯片、該第三芯片及該第四芯片可通過一黏膠層彼此黏貼，此外，該第一芯片的下表面可通過一黏晶膠黏貼于該基板上;本發明的該黏膠層或該黏晶膠可為一薄膜覆蓋導線膠層(Film On Wier Tape)或其他等效結構的黏膠層;在本發明一態樣中，該黏晶膠可為薄膜覆蓋導線膠層。
[0014]除此之外，本發明另一目的是提供一種多芯片堆疊封裝結構的制造方法，包括:提供一基板，該基板可具有多個電性連接墊;設置第一芯片于該基板上，該第一芯片可包括有一第一焊墊的一上表面及相對的一下表面，該第一芯片的該下表面黏貼于該基板;設置一第二芯片于該第一芯片上，該第二芯片可包括有一第二焊墊的一上表面及相對的一下表面，該第二芯片的該下表面可以交叉錯位方式黏貼于該第一芯片的該上表面;設置一間隔件于該第二芯片上，該間隔件可包括有一上表面及相對的一下表面，并且以與該第二芯片交叉錯位方式設置于該第二晶面的上表面上；以及設置一第三芯片于該間隔件上，該第三芯片可包括有一第三焊墊的一上表面及相對的一下表面，該第三芯片的該下表面設置于該間隔件的上表面上，使得該第三芯片的一端與該間隔件的一端形成一第一間距。
[0015]于本發明的多芯片堆疊封裝結構的制造方法中，可還包括設置一第四芯片于該第三芯片上，該第四芯片可包括有一第四焊墊的一上表面及相對的一下表面，該第四芯片可以交叉錯位方式黏貼于該第三芯片的該上表面上。于本發明的多芯片堆疊封裝結構的制造方法中，該第三焊墊是緊鄰于該第四芯片而設置以提供最佳的支撐，進而避免芯片破裂。。
[0016]于本發明的多芯片堆疊封裝結構的制造方法中，可還包括形成多條導線，所述導線將所述電性連接墊與該第一焊墊、該第二焊墊、該第三焊墊及該第四焊墊電性連接，或將所述焊墊彼此電性連接。于本發明的多芯片堆疊封裝結構的制造方法中，該間隔件不與導線鏈接，因此該間隔件不會因為打線而破裂。
[0017]于本發明的多芯片堆疊封裝結構的制造方法中，該第四芯片的一端與該間隔件的一端可形成一第二間距;其中，該第二間距的距離與第一間距的距離可依據使用者需求而任意變化，在本發明一態樣中，該第二間距的距離可為該第一間距的距離的兩倍，但本發明并未局限于此。
[0018]于本發明的多芯片堆疊封裝結構的制造方法中，該第一芯片、該第二芯片、該第三芯片及該第四芯片可通過一黏膠層彼此黏貼，此外，該第一芯片的下表面可通過一黏晶膠黏貼于該基板上。本發明的該黏膠層或該黏晶膠可為一薄膜覆蓋導線膠層或其他等效結構的黏膠層;在本發明一態樣中，該黏晶膠可為薄膜覆蓋導線膠層。
[0019]是以，本發明的功效在于改變打線位置以提供較佳支撐，進而避免芯片破裂，并且提供相同厚度的芯片以簡化芯片工藝。綜上所述，本發明的特征為在多個芯片中具有至少一間隔件，可提供所述芯片較佳的支撐點，且該間隔件不具有導線鏈接，可避免因打線而造成芯片破裂。
【附圖說明】
[0020]為進一步說明本發明的技術內容，以下結合實施例及附圖詳細說明如后，其中:
[0021]圖1為已知的堆疊式多芯片封裝結構的剖面示意圖。
[0022]圖2為本發明實施例1的堆疊式多芯片封裝結構的剖面示意圖。
[0023]圖3為本發明實施例1的打線受力點與先前技術打線受力點的剖面示意圖。
[0024]圖4為本發明實施例2的多芯片堆疊封裝結構的制造方法的流程圖。
【具體實施方式】
[0025]以下是通過具體實施例說明本發明的實施方式，熟習此技術的人士可由本說明書所揭示的內容輕易地了解本發明的其他優點與功效。此外，本發明亦可通過其他不同具體實施例加以施行或應用，在不悖離本發明的精神下進行各種修飾與變更。
[0026]實施例1
[0027]請參照圖2所示，是本發明實施例1的剖面示意圖。于本發明的多芯片堆疊封裝結構2中，包括:一基板10，包括多個電性連接墊101;—第一芯片20，包括有一第一焊墊201的一上表面及相對的一下表面，該第一芯片20的該下表面黏貼于該基板10上;一第二芯片30，包括有一第二焊墊301的一上表面及相對的一下表面，該第二芯片30的該下表面以交叉錯位方式黏貼于該第一芯片20的該上表面;一間隔件40，包括有一上表面及相對的一下表面，并且以與該第二芯片30交叉錯位方式設置于該第二芯片30的上表面上；以及一第三芯片50，包括有一第三焊墊501的一上表面及相對的一下表面，并且以與該間隔件40交叉錯位方式設置于該間隔件40的上表面上，使得該第三芯片50的一端與該間隔件40的一端形成一第一間距。其次，本發明的多芯片堆疊封裝結構2還包括一第四芯片60，該第四芯片60包括有一第四焊墊601的一上表面及相對的一下表面，該第四芯片60以交叉錯位方式黏貼于該第三芯片50的該上表面上;此外，該第三焊墊501是緊鄰于該第四芯片60而設置以提供較佳支撐點，以避免第三芯片50破裂。接著，通過導線70將所述電性連接墊101與該第一焊墊201、第二焊墊301、第三焊墊501及第四焊墊601電性連接，并將所述焊墊彼此電性連接，以輸入或輸出信號。再者，該第四芯片60的一端與該間隔件40的一端形成一第二間距;且該第二間距的距離為該第二間距的距離的兩倍。
[0028]請參照圖3所示，是本發明實施例1的打線受力點與先前技術打線受力點的剖面示意圖。如圖3所示，該第三芯片50的一端與該間隔件40的一端形成一第一間距(X)，以及該第四芯片60的一端與該間隔件40的一端形成一第二間距(2X)，此外，該第一芯片20的一端與該第二芯片30的一端形成該第二間距(2X)。在圖3中，原打線受力點A與本發明的打線受力點B相比，本發明的受力點B較接近第三芯片50而受力點A較遠離第三芯片50。由于原打線受力點A下方并無較好的支撐，因此在打線時，容易造成芯片破裂，因而需要較厚的芯片以滿足打線所需受力，進而避免芯片受損，然而，制造出較厚的芯片在材料備制上將增加工藝的復雜度，因此，在理想厚度(即芯片及間隔件具有相同厚度)前提下，改變打線位置(如，受力點B)并增加間隔件的設置可提供較佳的支撐，進而避免芯片受損。請參照圖3，受力點A與受力點B具有相同支點，然而由于受力點A與受力點B的施力點位置不同，因此會產生不同的力矩，由圖3可知在受力點B具有較佳支撐，進而避免第三芯片50因打線而破裂。
[0029]實施例2
[0030]請參照圖4所示，是本發明實施例2的多芯片堆疊封裝結構的制造方法的流程圖。首先，如步驟401所示，提供一基板，該基板可有多個電性連接墊。其次，如步驟402所示，設置第一芯片，將第一芯片設置于該基板上，該第一芯片包括有一第一焊墊的一上表面及相對的一下表面，該第一芯片的該下表面黏貼于該基板。再者，如步驟403所示，設置第二芯片，將該第二芯片設置于該第一芯片上，該第二芯片包括有一第二焊墊的一上表面及相對的一下表面，該第二芯片的該下表面以交叉錯位方式黏貼于該第一芯片的該上表面。接著，如步驟404所示，設置間隔件，將該間隔件設置于該第二芯片上，該間隔件包括有一上表面及相對的一下表面，并且以與該第二芯片交叉錯位方式設置于該第二芯片的該上表面上。接著，如步驟405所示，設置第三芯片，將第三芯片設置于該間隔件上，該第三芯片包括有一第三焊墊的一上表面及相對的一下表面，該第三芯片的該下表面設置于該間隔件上表面上，使得該第三芯片的一端與該間隔件的一端形成一第一間距。如步驟406所示，設置第四芯片，將第四芯片設置于該第三芯片上，該第四芯片包括有一第四焊墊的一上表面及相對的一下表面，該第四芯片以交叉錯位方式黏貼于該第三芯片的該上表面上，且該第三焊墊是緊鄰于該第四芯片而設置，以提供較佳支撐避免第三芯片破裂。在步驟401與步驟402之間，通過黏貼黏晶膠使第一芯片黏貼于基板上;在步驟402、步驟403、步驟404、步驟405以及步驟406之間，通過黏貼黏膠層使第一芯片、第二芯片、第三芯片以及第四芯片彼此黏貼。最后，如步驟407所示，提供導線，將所述電性連接墊與該第一焊墊、第二焊墊、第三焊墊及第四焊墊電性連接，并將所述焊墊彼此電性連接，以輸入或輸出信號。
[0031]在本發明的多芯片堆疊封裝結構中，通過改變打線位置以提供較佳支撐，以及提供不經打線之間隔件以避免芯片受損，再者提供相同厚度的芯片以簡化工藝步驟并控制制造成本。本發明可以堆疊復數芯片，可將不同功能的芯片整合在單一封裝結構中，不僅可減少多個芯片使用上所占用的體積，更可提高整體的性能。
[0032]上述實施例僅是為了方便說明而舉例而已，本發明所主張的權利范圍自應以權利要求范圍所述為準，而非僅限于上述實施例。
【主權項】
1.一種多芯片堆疊封裝結構，包括: 一基板，包括多個電性連接墊； 一第一芯片，包括有一第一焊墊的一上表面及相對的一下表面，該第一芯片的該下表面黏貼于該基板上； 一第二芯片，包括有一第二焊墊的一上表面及相對的一下表面，該第二芯片的該下表面以交叉錯位方式黏貼于該第一芯片的該上表面； 一間隔件，包括有一上表面及相對的一下表面，并且以與該第二芯片交叉錯位方式設置于其上；以及 一第三芯片，包括有一第三焊墊的一上表面及相對的一下表面，該第三芯片的該下表面設置于該間隔件上，使得該第三芯片的一端與該間隔件的一端形成一第一間距。2.如權利要求1所述的多芯片堆疊封裝結構，還包括一第四芯片，該第四芯片包括有一第四焊墊的一上表面及相對的一下表面，該第四芯片以交叉錯位方式黏貼于該第三芯片的該上表面上。3.如權利要求2所述的多芯片堆疊封裝結構，其中，該第三焊墊緊鄰于該第四芯片而設置。4.如權利要求2所述的多芯片堆疊封裝結構，還包括多條導線，用于將所述電性連接墊與該第一焊墊、該第二焊墊、該第三焊墊及該第四焊墊電性連接，或將所述焊墊彼此電性連接。5.如權利要求2所述的多芯片堆疊封裝結構，其中，該第四芯片的一端與該間隔件的一端形成一第二間距。6.如權利要求5所述的多芯片堆疊封裝結構，其中，該第二間距的距離為該第一間距的距離的兩倍。7.如權利要求2所述的多芯片堆疊封裝結構，其中，該第一芯片、該第二芯片、該第三芯片及該第四芯片通過一黏膠層彼此黏貼。8.—種多芯片堆疊封裝結構的制造方法，包括: 提供一基板，該基板具有多個電性連接墊； 設置第一芯片于該基板上，該第一芯片包括有一第一焊墊的一上表面及相對的一下表面，該第一芯片的該下表面黏貼于該基板； 設置一第二芯片于該第一芯片上，該第二芯片包括有一第二焊墊的一上表面及相對的一下表面，該第二芯片的該下表面以交叉錯位方式黏貼于該第一芯片的該上表面； 設置一間隔件于該第二芯片上，該間隔件包括有一上表面及相對的一下表面，并且以與該第二芯片交叉錯位方式設置于其上；以及 設置一第三芯片于該間隔件上，該第三芯片包括有一第三焊墊的一上表面及相對的一下表面，該第三芯片的該下表面設置于該間隔件上，使得該第三芯片的一端與該間隔件的一端形成一第一間距。9.如權利要求8所述的多芯片堆疊封裝結構的制造方法，還包括設置一第四芯片于該第三芯片上，該第四芯片包括有一第四焊墊的一上表面及相對的一下表面，該第四芯片以交叉錯位方式黏貼于該第三芯片的該上表面上。10.如權利要求9所述的多芯片堆疊封裝結構的制造方法，其中，該第三焊墊緊鄰于該第四芯片而設置。11.如權利要求9所述的多芯片堆疊封裝結構的制造方法，還包括形成多條導線，所述導線將所述電性連接墊與該第一焊墊、該第二焊墊、該第三焊墊及該第四焊墊電性連接，或將所述焊墊彼此電性連接。12.如權利要求9所述的多芯片堆疊封裝結構的制造方法，其中，該第四芯片的一端與該間隔件的一端形成一第二間距。13.如權利要求12所述的多芯片堆疊封裝結構的制造方法，該第二間距的距離為該第一間距的距離的兩倍。14.如權利要求9所述的多芯片堆疊封裝結構的制造方法，其中，該第一芯片、該第二芯片、該第三芯片及該第四芯片通過一黏膠層彼此黏貼。15.如權利要求8所述的多芯片堆疊封裝結構的制造方法，其中，該第一芯片的下表面通過一黏晶膠黏貼于該基板上。
【文檔編號】H01L21/60GK105895624SQ201610037319
【公開日】2016年8月24日
【申請日】2016年1月20日
【發明人】林殿方
【申請人】東琳精密股份有限公司