半導體器件及其制造方法
【專利摘要】一種半導體器件包括：第一和第二FinFET晶體管以及由絕緣材料制成并且設置在第一和第二FinFET晶體管之間的分離插塞。第一FinFET晶體管包括在第一方向上延伸的第一鰭結構、形成在第一鰭結構上方的第一柵極電介質和形成在第一柵極電介質上方并且在與第一方向垂直的第二方向上延伸的第一柵電極。第二FinFET晶體管包括第二鰭結構、形成在第二鰭結構上方的第二柵極電介質和形成在第二柵極電介質上方并且在第二方向上延伸的第二柵電極。在沿著第二方向并且橫穿第一柵電極、第二柵電極和分離插塞的截面中，分離插塞具有頂部尺寸小于底部尺寸的錐形形狀。本發明涉及半導體器件及其制造方法。
【專利說明】
半導體器件及其制造方法
技術領域
[0001]本發明涉及半導體集成電路，更具體地，涉及具有鰭結構的半導體器件及其制造工藝。
【背景技術】
[0002]隨著半導體產業已步入到納米技術工藝節點以追求更高的器件密度、更高的性能和較低的成本，來自制造和設計問題的挑戰已導致諸如鰭式場效應晶體管(Fin FET)的三維設計的發展。Fin FET器件通常包括具有高縱橫比的半導體鰭并且在其中形成半導體晶體管器件的溝道和源極/漏極區。利用溝道和源極/漏極區的增大的表面面積的優勢沿著鰭結構的側邊并且在鰭結構的側邊上方(例如，包裹)形成柵極，以產生更快、更可靠和更好控制的半導體晶體管器件。通常在FinFET器件中一起使用金屬柵極結構和具有高介電常數的高k柵極電介質，并且通過柵極替換技術制備金屬柵極結構。

【發明內容】

[0003]為了解決現有技術中存在的問題，根據本發明的一個方面，提供了一種半導體器件，包括:第一 FinFET晶體管，包括在第一方向上延伸的第一鰭結構、形成在所述第一鰭結構上方的第一柵極電介質和形成在所述第一柵極電介質上方并且在與所述第一方向垂直的第二方向上延伸的第一柵電極；第二 FinFET晶體管，包括第二鰭結構、形成在所述第二鰭結構上方的第二柵極電介質和形成在所述第二柵極電介質上方并且在所述第二方向上延伸的第二柵電極；以及分離插塞，由絕緣材料制成并且設置在所述第一 FinFET晶體管和所述第二 FinFET晶體管之間，其中，在沿著所述第二方向并且橫穿所述第一柵電極、所述第二柵電極和所述分離插塞的截面中，所述分離插塞的最大寬度位于高度Hb處，所述高度Hb小于所述分離插塞的高度H 3的3/4。
[0004]在上述半導體器件中，在所述截面中，所述分離插塞具有錐形形狀，所述錐形形狀的頂部寬度小于底部寬度。
[0005]在上述半導體器件中，所述分離插塞在所述分離插塞的底部處的錐角是90度以上。
[0006]在上述半導體器件中，所述第一柵電極包括一層或多層第一功函調整金屬和第一金屬柵極材料，以及所述第二柵電極包括一層或多層第二功函調整金屬和第二金屬柵極材料。
[0007]在上述半導體器件中，所述第一 FinFET晶體管和所述第二 FinFET晶體管具有相同的溝道類型。
[0008]在上述半導體器件中，所述第一 FinFET晶體管的溝道類型與所述第二 FinFET晶體管的溝道類型不同。
[0009]在上述半導體器件中，所述第一 FinFET晶體管包括兩個以上的所述第一鰭結構。
[0010]根據本發明的另一方面，還提供了一種用于制造半導體器件的方法，包括:形成偽電極結構，所述偽電極結構包括偽電極層和設置在所述偽電極層的兩側處的層間介電層；圖案化所述偽電極層，從而將所述偽電極層分成通過開口分隔開的至少第一偽電極和第二偽電極；通過用絕緣材料填充所述開口形成分離插塞；去除所述第一偽電極和所述第二偽電極，從而形成第一電極空間和第二電極空間，并且所述分離插塞暴露在所述第一電極空間和所述第二電極空間之間；蝕刻暴露的所述分離插塞；以及分別在所述第一電極空間和所述第二電極空間中形成第一柵極結構和第二柵極結構，其中，在蝕刻暴露的所述分離插塞之后，在橫穿所述第一電極空間、所述第二電極空間和所述分離插塞的截面中，所述分離插塞的最大寬度位于高度Hb處，所述高度H b小于所述分離插塞的高度H 3的3/4。
[0011 ] 在上述方法中，在蝕刻暴露的所述分離插塞之后，在所述截面中，所述分離插塞具有錐形形狀，所述錐形形狀的頂部寬度小于底部寬度。
[0012]在上述方法中，在蝕刻暴露的所述分離插塞之后，所述分離插塞在所述分離插塞的底部處的錐角是90度以上。
[0013]在上述方法中，形成所述分離插塞包括:在圖案化的偽電極上方和在所述開口中形成所述絕緣材料；以及去除所述絕緣材料的一部分，從而形成填充在所述開口中的所述絕緣材料的所述分離插塞。
[0014]在上述方法中，在去除所述絕緣材料的一部分的步驟中使用化學機械拋光方法。
[0015]在上述方法中，形成所述偽電極結構包括:形成鰭結構；形成隔離層，從而使得所述鰭結構的下部嵌入在所述隔離層中；在所述鰭結構上方形成第一介電層；以及在所述第一介電層上方形成所述偽電極層。
[0016]在上述方法中，在蝕刻暴露的所述分離插塞的步驟中，去除所述第一介電層。
[0017]在上述方法中，形成所述第一柵極結構和所述第二柵極結構包括:形成第二介電層；在所述第二介電層上方形成用于所述第一柵極結構的一層或多層第一功函調整金屬；在所述第二介電層上方形成用于所述第二柵極結構的一層或多層第二功函調整金屬；在所述一層或多層第一功函調整金屬上方形成第一金屬柵極材料；以及在所述一層或多層第二功函調整金屬上方形成第二金屬柵極材料。
[0018]根據本發明的又一方面，還提供了一種用于制造半導體器件的方法，包括:形成偽電極結構，所述偽電極結構包括偽電極層和設置在所述偽電極層的兩側處的層間介電層；圖案化所述偽電極層，從而將所述偽電極層分成通過開口分隔開的至少第一偽電極和第二偽電極；通過用絕緣材料填充所述開口形成分離插塞；去除所述第一偽電極和所述第二偽電極，從而形成第一電極空間和第二電極空間，并且所述分離插塞暴露在所述第一電極空間和所述第二電極空間之間；以及分別在所述第一電極空間和所述第二電極空間中形成第一柵極結構和第二柵極結構，其中，在形成所述分離插塞之前，所述開口的形狀具有錐形形狀，所述錐形形狀的所述開口的頂部寬度小于所述開口的底部寬度。
[0019]在上述方法中，在所述開口中測量的所述開口在所述開口的底部處的錐角是90度以下。
[0020]在上述方法中，圖案化所述偽電極層包括:在所述偽電極結構上方形成氧化硅層；圖案化所述氧化硅層；以及通過將圖案化的所述氧化硅層用作掩模來蝕刻所述偽電極層。
[0021]在上述方法中，形成所述分離插塞包括:在圖案化的偽電極上方和在所述開口中形成所述絕緣材料；以及去除所述絕緣材料的一部分并且將圖案化的所述氧化硅層用作掩模，從而形成填充在所述開口中的所述絕緣材料的所述分離插塞。
[0022]在上述方法中，在去除所述絕緣材料的一部分并且將圖案化的所述氧化硅層用作掩模的步驟中，使用化學機械拋光方法。
【附圖說明】
[0023]當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明。應該注意，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于示出的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。
[0024]圖1A是根據本發明的一個實施例的具有鰭結構的半導體FET器件(FinFET)的示例性截面圖，圖1B是具有鰭結構的半導體FET器件的示例性頂視圖，以及圖1C是對應于圖1B中的封閉部分的具有鰭結構的半導體FET器件的示例性透視圖；
[0025]圖2至圖12E示出了根據本發明的一個實施例的用于制造FinFET器件的示例性工藝；以及
[0026]圖13至圖18示出了根據本發明的另一個實施例的制造FinFET器件的示例性順序工藝的截面圖。
【具體實施方式】
[0027]應當理解，以下公開內容提供了許多用于實現本發明的不同特征的不同實施例或實例。下面描述了組件和布置的具體實例以簡化本發明。當然，這些僅僅是實例，而不旨在限制本發明。例如，元件的尺寸不限制于公開的范圍或數值，但是可以取決于工藝條件和/或期望的器件性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接觸形成的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。為了簡化和清楚，可以以不同的尺寸任意地繪制各個部件。
[0028]而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋轉90度或在其他方位上)，而本文使用的空間相對描述符可以同樣地作相應的解釋。此外，術語“由…制成”意為“包括”或者“由…組成”。
[0029]圖1A是具有鰭結構的半導體FET器件(FinFET)的示例性截面圖，圖1B是具有鰭結構的半導體FET器件的示例性頂視圖，以及圖1C是根據本發明的一個實施例的具有鰭結構的半導體FET器件的示例性透視圖。圖1A是沿著圖1B中的線X-X截取的截面圖，并且圖1C對應于圖1B中的封閉部分A。在這些圖中，為了簡化，省略了一些層/部件。圖1A至圖1C示出了在已經形成金屬柵極結構之后的器件結構。
[0030]FinFET器件I包括第一器件區IA和第二器件區1B。第一器件區IA包括一個或多個第一 FinFET器件，和第二器件區包括一個或多個第二 FinFET器件。第一 FinFET晶體管的溝道類型與第二 FinFET晶體管的溝道類型相同或不同。
[0031]在一個實施例中，第一器件區IA包括P型M0SFET，并且第二器件區IB包括η型MOSFETo在其他實施例中，第一和第二器件區域包括P型M0SFET、第一和第二器件區域包括η型MOSFET或第一和第二器件區域均包括P型和η型MOSFET。
[0032]除其他部件之外，FinFET器件I包括襯底10、鰭結構20、柵極電介質30和柵電極40。在這個實施例中，襯底10是硅襯底。可選地，襯底10可以包括其他元素半導體，諸如鍺；化合物半導體，包括諸如SiC和SiGe的IV-1V族化合物半導體、諸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP 和 / 或 GaInAsP 的 II1-V 族化合物半導體；或它們的組合。在一個實施例中，襯底10是SOI (絕緣體上硅)襯底的硅層。當使用SOI襯底時，鰭結構可以從SOI襯底的硅層突出或可以從SOI襯底的絕緣層突出。在后者的情況下，SOI襯底的硅層用于形成鰭結構。諸如非晶Si或非晶SiC的非晶襯底或諸如氧化硅的絕緣材料也可以用作襯底10。襯底10可以包括已適當地摻雜雜質(例如，P型或η型導電性)的各種區域。
[0033]鰭結構20設置在襯底10上方。鰭結構20可以由與襯底10相同的材料制成并且可以從襯底10連續地延伸。在這個實施例中，鰭結構由Si制成。鰭結構20的硅層可以是本征的或適當地摻雜有η型雜質或P型雜質。
[0034]在圖1A中，分別在第一器件區IA和第二器件區IB中設置兩個鰭結構20。然而，鰭結構的數量不限制于兩個(或四個)。數量可以是一個、兩個、三個或五個以上。此外，可以鄰近鰭結構20的兩側設置多個偽鰭結構的一個以在圖案化工藝中改進圖案保真度。在一些實施例中，鰭結構20的寬度Wl在約5nm到約40nm的范圍內，并且在特定實施例中，鰭結構20的寬度Wl可以在約7nm到約15nm的范圍內。在一些實施例中，鰭結構20的高度在約10nm到約300nm的范圍內，并且在其他實施例中，可以在約50nm到10nm的范圍內。
[0035]位于柵電極40下方的鰭結構20的下部被稱為阱層，和鰭結構20的上部被稱為溝道層。在柵電極40下方，阱層嵌入在隔離絕緣層50中，和溝道層從隔離絕緣層50突出。溝道層的下部也可以嵌入在隔離絕緣層50中至約Inm到約5nm的深度。
[0036]在一些實施例中，阱層的高度在約60nm到10nm的范圍內，并且溝道層的高度在約40nm到60nm的范圍內。
[0037]進一步，鰭結構20之間的空間和/或一個鰭結構與形成在襯底10上方的另一元件之間的空間由包括絕緣材料的隔離絕緣層50(或所謂的“淺溝槽隔離(STI) ”層)和設置在隔離絕緣層50上方的層間介電層70填充。用于隔離絕緣層50和層間介電層70的絕緣材料可以包括氧化硅、氮化硅、氮氧化硅(S1N)、S1CN、氟摻雜的硅酸鹽玻璃(FSG)、或低k介電材料。隔離絕緣層50的絕緣材料可以與層間介電層70的絕緣材料相同或不同。
[0038]從隔離絕緣層50突出的鰭結構20的溝道層被柵極介電層30覆蓋，并且柵極介電層30進一步被柵電極40覆蓋。溝道層的未被柵電極40覆蓋的部分用作MOSFET的源極和/或漏極(見圖1B)。鰭結構20在第一方向上延伸并且柵電極40在與第一方向垂直的第二方向上延伸。
[0039]在特定實施例中，柵極介電層30包括介電材料，諸如氧化硅、氮化硅、高k介電材料或其他合適的介電材料和/或它們的組合。高k介電材料的實例包括Hf02、HfS1,HfS1N, HfTaO, HfT1, HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高k介電材料和/或它們的組合。
[0040]柵電極40包括任何適合的材料，諸如多晶硅、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、硅化鎳、硅化鈷、TiN, WN, TiAUTiAlN, TaCN, TaC, TaSiN、金屬合金、其他合適的材料和/或它們的組合。在特定實施例中，柵電極包括金屬柵極層45。
[0041]在本發明的特定實施例中，還可以在柵極介電層30和金屬柵極層45之間設置一個或多個功函調整層。功函調整層可以包括單層或可選地多層結構，諸如具有選擇的功函數以提高器件性能的金屬層(功函金屬層)、襯墊層、潤濕層、粘合層、金屬合金或金屬硅化物的各種組合。功函調整層由諸如 T1、Ag、Al、TiAIN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、仙、10)1、胃隊(:11、￥、1^、11(:0、附、其他合適的金屬材料的單層或兩種以上的這些材料的多層的導電材料制成。在一些實施例中，功函調整層可以包括用于P溝道FinFET的第一金屬材料(例如，在第一器件區IA中)和用于η溝道FinFET的第二金屬材料(例如，在第二器件區IB中)。例如，用于η溝道FinFET的第一金屬材料可以包括具有與襯底導帶的功函數基本上對準或與鰭結構20的溝道層的導帶的功函數至少基本上對準的功函數的金屬。同樣的，例如，用于P溝道FinFET的第二金屬材料可以包括具有與襯底價帶的功函數基本上對準或與鰭結構20的溝道層的價帶的功函數至少基本上對準的功函數的金屬。在一些實施例中，功函調整層可以可選地包括多晶硅層。功函調整層可以通過ALD、PVD、CVD、電子束蒸發、或其他合適的工藝形成。此外，可以單獨地形成用于η溝道FinFET和ρ溝道FinFET的功函調整層，其可以使用不同的金屬層。
[0042]通過在源極和漏極區中適當地摻雜雜質，還在未被柵電極40覆蓋的鰭結構中形成源極和漏極區。可以在源極和漏極區25上形成Si或Ge的合金和諸如Co、N1、W、Ti或Ta的金屬。可以在源極-漏極區中外延地形成Si和/或SiGe層以形成突起的源極-漏極結構并且以對溝道層施加適當的應力。
[0043]此外，側壁絕緣層80設置在柵電極40的兩側。柵電極40和源極/漏極區被層間介電層70覆蓋，并且設置必要的布線和/或通孔/接觸孔以完成半導體器件。
[0044]在一些實施例中，包括功函調整層42和金屬柵極層45的柵電極40的寬度W2在約20nm到40nm的范圍內。在一些實施例中，當多個柵電極40在寬度方向上布置時(見圖1B)，柵電極的間距在約60nm到10nm的范圍內。
[0045]如圖1A至圖1C所示，鄰近的柵電極40通過分離插塞60彼此分離，分離插塞60由絕緣材料制成。在圖1A所示的截面圖中，分離插塞60具有錐形形狀，該錐形形狀具有較小的頂部尺寸(寬度)和較大的底部尺寸(寬度)。在特定實施例中，在分離插塞的頂部處的寬度W3小于約20nm，并且在一些實施例中可以在約5nm到約15nm范圍內。在特定實施例中，在分離插塞的底部處的寬度W4小于約35nm，并且在一些實施例中可以在約1nm到約30nm范圍內。在這里，分離插塞的頂部對應于柵電極40的上表面，并且分離插塞60的底部對應于柵極介電層30的底部或隔離絕緣層50和層間介電層70之間的界面。用于分離插塞70的絕緣材料可以包括氧化硅、氮化硅、氮氧化硅(S1N)、S1CN、氟摻雜的硅酸鹽玻璃(FSG)、或低K介電材料，并且可以與用于隔離絕緣層50和/或層間介電層70的絕緣材料的材料相同或不同。
[0046]用于分離插塞70的絕緣材料可以與用于隔離絕緣層50和/或層間介電層70的絕緣材料相同或不同。
[0047]圖2至圖12E示出了根據本發明的一個實施例的制造FinFET器件的示例性順序工藝的截面圖。應當理解，可以在圖2至圖12E示出的工藝之前、期間和之后提供額外的操作，并且對于該方法的額外實施例，下文描述的一些操作可以被替換或消除。操作/工藝的順序可以互換。此外，在美國專利公開號為2013/0161762中已經公開了用于在鰭結構上方通過柵極替代技術制造金屬柵極結構的一般操作，其全部內容通過引用結合于此作為參考。
[0048]為了制造鰭結構，例如，通過熱氧化工藝和/或化學汽相沉積(CVD)工藝在襯底10上方形成掩模層。例如，襯底10是具有在約1.12X 115Cm 3和約L 68X 10 15cm 3范圍內的雜質濃度的P型硅襯底。在其他實施例中，襯底10是具有在約0.905X 115Cm 3和約
2.34X 115Cm 3范圍內的雜質濃度的η型硅襯底。例如，在一些實施例中，掩模層包括襯墊氧化物(例如，氧化硅)層和氮化硅掩模層。
[0049]可以通過使用熱氧化或CVD工藝形成襯墊氧化物層。可以通過物理汽相沉積(PVD)(諸如濺射方法)、CVD、等離子體增強化學汽相沉積(PECVD)、常壓化學汽相沉積(APCVD)、低壓CVD (LPCVD)、高密度等離子體CVD (HDPCVD)、原子層沉積(ALD)，和/或其他工藝形成氮化娃掩模層。
[0050]在一些實施例中，襯墊氧化物層的厚度在約2nm至約15nm的范圍內，并且氮化硅掩模層的厚度在約2nm至約50nm的范圍內。在掩模層上方進一步形成掩模圖案。例如，掩模圖案是通過光刻形成的光刻膠圖案。
[0051]通過將掩模圖案用作蝕刻掩模，形成襯墊氧化物層106和氮化硅掩模層107的硬掩模圖案100。在一些實施例中，硬掩模圖案的寬度在約5nm至約40nm的范圍內。在特定實施例中，硬掩模圖案的寬度在約7nm至約12nm的范圍內。
[0052]如圖2所示，通過將掩模圖案用作蝕刻掩模，通過使用干蝕刻方法或濕蝕刻方法的溝槽蝕刻將襯底10圖案化成鰭結構20。鰭結構20的高度在約10nm到約300nm的范圍內。在特定實施例中，鰭結構20的高度在約50nm到約10nm的范圍內。當鰭結構的高度不均勻時，可以從對應于鰭結構的平均高度的平面測量從襯底的高度。
[0053]在這個實施例中，塊狀硅晶圓用作起始材料并且組成襯底10。然而，在一些實施例中，其他類型的襯底可用作襯底10。例如，絕緣體上硅(SOI)晶圓可用作起始材料，并且SOI晶圓的絕緣層構成襯底10，并且SOI晶圓的硅層用于鰭結構20。
[0054]如圖3所示，在襯底10上方形成隔離絕緣層50以完全覆蓋鰭結構20。
[0055]例如，隔離絕緣層50由通過LPCVD(低壓化學汽相沉積)、等離子體CVD或可流動CVD形成的二氧化硅制成。在可流動CVD中，沉積可流動介電材料，而不是氧化硅。正如它們的名字所表明的，可流動介電材料在沉積期間可以“流動”以填充具有高縱橫比的間隙或空間。通常，將各種化學物質加入到含硅前體以允許沉積的膜流動。在一些實施例中，添加氮氫鍵合物。可流動介電前體的實例，特別地可流動氧化硅前體的實例包括硅酸鹽、硅氧烷、甲基倍半硅氧烷(MSQ)、氫倍半硅氧烷(HSQ)、MSQ/HSQ、全氫硅氮烷(TCPS)、全氫聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺，諸如三甲硅烷基胺(TSA)。在多操作工藝中形成這些可流動氧化硅材料。在沉積可流動膜之后，對可流動膜進行固化和然后退火以去除非期望的元素以形成氧化硅。當去除非期望的元素后，可流動膜變得致密和收縮。在一些實施例中，進行多個退火工藝。在諸如約1000°C至約1200°C的范圍內的溫度下對可流動膜固化和退火不止一次，并且共持續諸如30小時以上的時間段。可以通過使用SOG形成隔離絕緣層50。在一些實施例中，S1、S1N, S1CN或氟摻雜的硅酸鹽玻璃(FSG)可用作隔離絕緣層50。
[0056]在形成隔離絕緣層50之后，實施平坦化操作以去除隔離絕緣層50的部分和去除包括襯墊氧化物層106和氮化硅掩模層107的掩模層100。然后，進一步去除隔離絕緣層50，從而如圖4所示，暴露出鰭結構20的將變成溝道層的上部。
[0057]在形成隔離絕緣層50之后，可以實施熱工藝(例如，退火工藝)以改進隔離絕緣層50的質量。在特定實施例中，通過使用快速熱退火(RTA)來實施熱工藝，快速熱退火(RTA)的實施條件為:在惰性氣體環境中(例如，N2, Ar或He環境中)，在約900°C至約1050°C的范圍內的溫度下并且持續時間為1.5秒至約10秒。
[0058]在隔離絕緣層50和暴露的鰭結構20上方形成柵極氧化物層105和多晶硅層，和然后實施圖案化操作以獲得由多晶硅制成的多晶硅柵極層110。柵極氧化物層105可以是通過CVD、PVD、ALD、電子束蒸發或其他合適的工藝形成的氧化硅。在一些實施例中，多晶硅層的厚度在約5nm至約10nm的范圍內。
[0059]側壁絕緣層80也形成在多晶硅柵極層110的兩側。
[0060]此外，層間介電層70形成在多晶硅柵極層110、側壁絕緣層80之間的空間中以及多晶硅柵極層110上方。實施諸如回蝕刻工藝和/或化學機械拋光(CMP)工藝的平坦化操作，以獲得在圖5A至圖5C中示出的結構。圖5A是在形成多晶硅柵極層110和層間介電層70之后的FinFET器件的截面圖，圖5B是在形成多晶硅柵極層110和層間介電層70之后的FinFET器件的頂視圖，以及圖5C是在形成多晶硅柵極層110和層間介電層70之后的FinFET器件的透視圖。圖5A是沿著圖5B中的線X-X截取的截面圖，以及圖5C對應于圖5B中的封閉部分B。
[0061]如圖5B和圖5C所示，在特定實施例中，以恒定間距在一方向上延伸的線和空間布置形成多晶硅柵極層110。多晶硅柵極層110可以包括在垂直于上述一方向的另一方向上延伸的另一線和空間布置。
[0062]如圖6所示，掩模圖案120形成在圖5C中所示的結構上方。例如，通過具有狹縫125的光刻膠層形成掩模圖案120。在一些實施例中，狹縫125的寬度在約5nm到約10nm的范圍內。
[0063]如圖7所示，通過使用掩模圖案120，蝕刻多晶硅柵極層的一部分。在圖7中和此后，省略層間介電層70的一層70A以示出蝕刻的多晶硅柵極層110，而仍然示出其他層70B和70C。在一些實施例中，通過等離子體蝕刻實施多晶硅柵極層的蝕刻，等離子體蝕刻使用包括處于3毫托至20毫托的壓力下的CH4、CF4, CH2F2, CHF3, 02、HBr, Cl2, NF3,隊和/或He的氣體。
[0064]通過灰化工藝和/或濕清洗工藝去除掩模圖案120 (光刻膠圖案)。
[0065]圖8示出了在形成使多晶硅柵極層110分隔開的開口 130之后的產生的結構。在圖8中，開口 130的頂部形狀是圓形的。然而，取決于結構的尺寸、掩模圖案120的圖案化條件和/或多晶硅柵極層110的蝕刻條件，該形狀可以是矩形、具有圓角的矩形或橢圓形。
[0066]也應當指出的是，開口 130的截面圖具有錐形形狀，該錐形形狀具有較大的頂部尺寸和較小的底部尺寸。
[0067]例如，通過使用CVD工藝在圖8中所示的結構上方形成絕緣材料，并且用絕緣材料填充開口 130。CVD工藝可以包括LPCVD工藝、等離子體CVD工藝和/或可流動CVD工藝。在一些實施例中，在可流動CVD工藝中，可以使用包括SiH4、NH3, N2, 02、N2O, CljP /或NO 2的氣體并且在約200°C至約1000°C的范圍內的溫度下實施沉積。
[0068]在多晶硅柵極層上方形成絕緣材料的非必須部分之后，通過平坦化操作去除側壁絕緣層和層間介電層，獲得如圖9中所示的分離插塞60。平坦化操作可以包括CMP和/或回蝕刻工藝。
[0069]在形成分離插塞60后，通過干蝕刻和/或濕蝕刻去除多晶硅柵極層110。如圖10所示，通過去除多晶硅柵極層110，暴露出分離插塞60。由于鰭結構20的上部被柵極氧化物105覆蓋，鰭結構20在多晶硅柵極蝕刻工藝中未被蝕刻。
[0070]在這里，由于開口 130的截面圖具有錐形形狀，該錐形形狀具有較大的頂部尺寸和較小的底部尺寸，暴露的分離插塞60具有倒錐形形狀，該倒錐形形狀具有較大的頂部尺寸和較小的底部尺寸。
[0071]如圖11所示，對暴露的分離插塞60實施額外的蝕刻工藝以使得分離插塞的截面具有較小的頂部尺寸和較大的底部尺寸的錐形形狀。在一些實施例中，通過等離子體蝕刻實施分離插塞的額外的蝕刻，等離子體蝕刻使用包括處于3毫托至20毫托的壓力下的CH4、CF4, CH2F2, CHF3, 02、HBr, Cl2, NF3,隊和/或He的氣體。分離插塞的等離子體蝕刻可以包括各向異性蝕刻以及之后的各向同性蝕刻。
[0072]圖12A至圖12E示出了額外的蝕刻操作的具體細節和變化。在去除多晶硅柵極層110之后，暴露出倒錐形的分離插塞60。在分離插塞60的底部處的錐角Θ為在約80度至約87度的范圍內的銳角(小于90度)。
[0073]如圖12B所示，通過實施額外的蝕刻操作，減小了分離插塞的上部的寬度，并且獲得錐形形狀的分離插塞60。在分離插塞60的底部處的錐角Θ為90度或90度以上。在一些實施例中，錐角Θ在約93度至約100度的范圍內。
[0074]如圖12C至圖12D所示，在一些實施例中，取決于額外的蝕刻操作的條件，分離插塞60在截面中的形狀可以具有圓形、六邊形或圓桶形。在圖12C至圖12D中，截面中的最大寬度位于高度Hb處，高度H b小于分離插塞的高度H 3的3/4。在一些實施例中，H b小于H a的 1/2。
[0075]在分離插塞60的形狀的這些變化中，由于暴露的分離插塞的頂部的寬度減小，開口區域OA變得更寬。更寬的開口 OA使得用于金屬柵極結構的金屬材料更共形地填充由去除多晶硅柵極層110形成的空間成為可能。
[0076]在圖11的操作之后，在分離插塞之間的空間中形成金屬柵極結構，分離插塞之間的空間是通過去除多晶硅柵極層110創建的，從而獲得圖1A至圖1C中示出的結構。
[0077]圖13至圖18示出了根據本發明的另一個實施例的制造FinFET器件的示例性順序工藝的截面圖。應當理解，可以在圖13至圖18示出的工藝之前、期間和之后提供額外的操作，并且對于該方法的額外實施例，下文描述的一些操作可以被替換或消除。操作/工藝的順序可以互換。
[0078]在形成圖5A至圖5C中示出的結構之后，在多晶硅柵極層110、側壁絕緣層80和層間絕緣層70上方形成掩模層200。掩模層是針對多晶硅具有高蝕刻選擇性的材料。在特定例子中，掩模層200是具有在約1nm至約300nm的范圍內的厚度的氧化娃。如圖13所示，在掩模層200上，形成具有開口的光刻膠圖案210。
[0079]如圖14所示，通過將光刻膠圖案210用作掩模，圖案化掩模層200。
[0080]如圖15所示，通過將圖案化的掩模層200用作蝕刻掩模，圖案化多晶硅柵極層110，從而使得開口 135具有倒錐形形狀。在一些實施例中，在開口中測量的處于開口 135的底部處的錐角Θ ’為90度以下，并且可以在約80度至約87度的范圍內。
[0081]為了形成開口 135，可以使用等離子體蝕刻。在一些實施例中，可以將處于約1Pa至約10Pa的壓力下的氟碳化合物氣體、氯碳化合物氣體、含氯氟烴氣體或它們的混合物用作蝕刻氣體。
[0082]如圖16所示，例如，通過使用CVD工藝在圖15中所示的結構上方形成絕緣材料，并且用絕緣材料填充開口 135。
[0083]如圖17所示，通過包括CMP和/或回蝕刻工藝的平坦化操作去除絕緣材料的一部分和掩模層200，從而獲得具有錐形形狀的分離插塞60。
[0084]在形成分離插塞60之后，通過干蝕刻和/或濕蝕刻去除多晶硅柵極層110。如圖18所示，通過去除多晶硅柵極層110，暴露出分離插塞60。
[0085]在圖18中，在分離插塞60的底部處的錐角Θ為90度以上。在一些實施例中，錐角Θ在約93度至約100度的范圍內。
[0086]在圖18中的操作之后，金屬柵極結構形成在分離插塞之間的空間中，分離插塞之間的空間是通過去除多晶硅柵極層110創建的，從而獲得圖1A至圖1C所示的結構。
[0087]本文中描述的各個實施例或實例提供了優于現有技術的若干優勢。例如，由于分離插塞的頂部的寬度被減小為具有小于底部寬度的頂部寬度，在去除多晶硅柵極層之后的開口區域變得更寬，和更具體地，頂部寬度變得更寬。該更寬的開口使得用于金屬柵極結構的金屬材料更共形地填充由去除多晶硅柵極層形成的空間成為可能。
[0088]此外，由于蝕刻分離插塞，整個分離插塞的寬度變得更小。因此，兩個相鄰的鰭結構之間的距離(圖1所示的鰭結構20A和20B)變得更小。
[0089]應當理解的是，不是所有的優勢必須在本文中論述，沒有特定的優勢是所有的實施例或實例所需的，和其他實施例或實例可以提供不同的優勢。
[0090]根據本發明的一個方面，一種半導體器件包括:第一 FinFET晶體管、第二 FinFET晶體管以及設置在第一 FinFET晶體管和第二 FinFET晶體管之間的分離插塞。第一 FinFET晶體管包括在第一方向上延伸的第一鰭結構、形成在第一鰭結構上方的第一柵極電介質和形成在第一柵極電介質上方并且在與第一方向垂直的第二方向上延伸的第一柵電極。第二FinFET晶體管包括第二鰭結構、形成在第二鰭結構上方的第二柵極電介質和形成在第二柵極電介質上方并且在第二方向上延伸的第二柵電極。分離插塞由絕緣材料制成。在沿著第二方向并且橫穿第一柵電極、第二柵電極和分離插塞的截面中，分離插塞的最大寬度位于高度Hb處，高度H b小于分離插塞的高度H 3的3/4。
[0091]根據本發明的另一方面，一種用于制造半導體器件的方法包括:形成包括偽電極層和設置在偽電極層的兩側處的層間介電層的偽電極結構。圖案化偽電極層，從而將偽電極層分成通過開口分隔開的至少第一偽電極和第二偽電極。通過用絕緣材料填充開口形成分離插塞。去除第一偽電極和第二偽電極，從而形成第一電極空間和第二電極空間，并且分離插塞暴露在第一電極空間和第二電極空間之間。蝕刻暴露的分離插塞，從而在橫穿第一電極空間、第二電極空間和分離插塞的截面中，分離插塞的最大寬度位于高度Hb處，高度Hb小于分離插塞的高度扎的3/4。第一柵極結構和第二柵極結構分別形成在第一電極空間和第二電極空間中。
[0092]根據本發明的另一方面，一種用于制造半導體器件的方法包括:形成包括偽電極層和設置在偽電極層的兩側處的層間介電層的偽電極結構。圖案化偽電極層，從而將偽電極層分成通過開口分隔開的至少第一偽電極和第二偽電極。通過用絕緣材料填充開口形成分離插塞。去除第一偽電極和第二偽電極，從而形成第一電極空間和第二電極空間，并且分離插塞暴露在第一電極空間和第二電極空間之間。分別在第一電極空間和第二電極空間中形成第一柵極結構和第二柵極結構。在形成分離插塞之前的開口的形狀具有錐形形狀，該錐形形狀具有小于開口的底部尺寸(寬度)的開口的頂部尺寸(寬度)。
[0093]上面概述了若干實施例的特征，使得本領域技術人員可以更好地理解本發明的方面。本領域技術人員應該理解，他們可以容易地使用本發明作為基礎來設計或修改用于實施與本文所介紹實施例相同的目的和/或實現相同優勢的其他工藝和結構。本領域技術人員也應該意識到，這種等同構造并不背離本發明的精神和范圍，并且在不背離本發明的精神和范圍的情況下，本文中他們可以做出多種變化、替換以及改變。
【主權項】
1.一種半導體器件，包括: 第一 FinFET晶體管，包括在第一方向上延伸的第一鰭結構、形成在所述第一鰭結構上方的第一柵極電介質和形成在所述第一柵極電介質上方并且在與所述第一方向垂直的第二方向上延伸的第一柵電極； 第二 FinFET晶體管，包括第二鰭結構、形成在所述第二鰭結構上方的第二柵極電介質和形成在所述第二柵極電介質上方并且在所述第二方向上延伸的第二柵電極；以及 分離插塞，由絕緣材料制成并且設置在所述第一 FinFET晶體管和所述第二 FinFET晶體管之間， 其中，在沿著所述第二方向并且橫穿所述第一柵電極、所述第二柵電極和所述分離插塞的截面中，所述分離插塞的最大寬度位于高度Hb處，所述高度Hb小于所述分離插塞的高度扎的3/4。2.根據權利要求1所述的半導體器件，其中，在所述截面中，所述分離插塞具有錐形形狀，所述錐形形狀的頂部寬度小于底部寬度。3.根據權利要求2所述的半導體器件，其中，所述分離插塞在所述分離插塞的底部處的錐角是90度以上。4.根據權利要求1所述的半導體器件，其中: 所述第一柵電極包括一層或多層第一功函調整金屬和第一金屬柵極材料，以及 所述第二柵電極包括一層或多層第二功函調整金屬和第二金屬柵極材料。5.根據權利要求1所述的半導體器件，其中，所述第一FinFET晶體管和所述第二FinFET晶體管具有相同的溝道類型。6.根據權利要求1所述的半導體器件，其中，所述第一FinFET晶體管的溝道類型與所述第二 FinFET晶體管的溝道類型不同。7.根據權利要求1所述的半導體器件，其中，所述第一FinFET晶體管包括兩個以上的所述第一鰭結構。8.一種用于制造半導體器件的方法，包括: 形成偽電極結構，所述偽電極結構包括偽電極層和設置在所述偽電極層的兩側處的層間介電層； 圖案化所述偽電極層，從而將所述偽電極層分成通過開口分隔開的至少第一偽電極和第二偽電極； 通過用絕緣材料填充所述開口形成分離插塞； 去除所述第一偽電極和所述第二偽電極，從而形成第一電極空間和第二電極空間，并且所述分離插塞暴露在所述第一電極空間和所述第二電極空間之間； 蝕刻暴露的所述分離插塞；以及 分別在所述第一電極空間和所述第二電極空間中形成第一柵極結構和第二柵極結構， 其中，在蝕刻暴露的所述分離插塞之后，在橫穿所述第一電極空間、所述第二電極空間和所述分離插塞的截面中，所述分離插塞的最大寬度位于高度Hb處，所述高度H b小于所述分離插塞的高度扎的3/4。9.根據權利要求8所述的方法，其中，在蝕刻暴露的所述分離插塞之后，在所述截面中，所述分離插塞具有錐形形狀，所述錐形形狀的頂部寬度小于底部寬度。10.一種用于制造半導體器件的方法，包括: 形成偽電極結構，所述偽電極結構包括偽電極層和設置在所述偽電極層的兩側處的層間介電層； 圖案化所述偽電極層，從而將所述偽電極層分成通過開口分隔開的至少第一偽電極和第二偽電極； 通過用絕緣材料填充所述開口形成分離插塞； 去除所述第一偽電極和所述第二偽電極，從而形成第一電極空間和第二電極空間，并且所述分離插塞暴露在所述第一電極空間和所述第二電極空間之間；以及 分別在所述第一電極空間和所述第二電極空間中形成第一柵極結構和第二柵極結構，其中，在形成所述分離插塞之前，所述開口的形狀具有錐形形狀，所述錐形形狀的所述開口的頂部寬度小于所述開口的底部寬度。
【文檔編號】H01L21/336GK105845578SQ201510464936
【公開日】2016年8月10日
【申請日】2015年7月31日
【發明人】張哲誠, 林志翰
【申請人】臺灣積體電路制造股份有限公司