FinFET器件及其形成方法
【專利摘要】本發明提供一種FinFET器件及其形成方法，形成方法包括：提供包括NMOS器件區域、PMOS器件區域的襯底；形成鰭；對PMOS器件區域中的鰭進行離子摻雜；形成多個偽柵結構、源極和漏極；形成互連介質層；去除偽柵結構，以在互連介質層中形成開口；在NMOS器件區域的開口中的鰭表面形成不同功函數的功函數層；形成柵極結構。FinFET器件包括：多個閾值電壓不同的NMOS晶體管、PMOS晶體管；NMOS晶體管的柵極結構包括功函數層以及柵極結構，且功函數層之間的功函數大小不同；PMOS器件區域的鰭中形成有分別對應于各個PMOS晶體管的多個摻雜區，摻雜區之間的摻雜濃度不同。本發明有益效果在于，本發明的方法可以在工藝難度、成本以及晶體管穩定性以及調整閾值電壓的效果之間取得較佳平衡。
【專利說明】
FinFET器件及其形成方法
技術領域
[0001]本發明涉及半導領域，具體涉及一種FinFET器件及其形成方法。
【背景技術】
[0002]傳統的金屬氧化半導體場效應晶體管(Metal Oxide Semiconductor FieldEffect Transistor, MOSFET)中的柵極為平面結構，在晶體管尺寸不斷減小的今天，傳統的MOSFET在尺寸縮小到一定程度時，短溝道效應(Short channel effects)變得較為明顯，亞閾值電流以及柵泄漏電流增加，影響MOSFET的整體性能，并使這種傳統MOSFET的尺寸難以進一步得到減小。
[0003]相比之下，多面柵MOSFET (multi gate MOSFET)具有更好的柵控能力，并能夠較好的抑制短溝道效應。在這之中，典型的多面柵結構的晶體管為建立在體硅或者絕緣體上的娃(Silicon On Insulator, SOI)結構上的鰭式場效晶體管(Fin Field EffectTransistor, FinFET)器件，這種FinFET器件相對能夠滿足市場的需求。
[0004]同時，市場還要求FinFET器件具有較為靈活的閾值電壓(VT)，也就是使FinFET器件中的PMOS晶體管以及NMOS晶體管具有多種不同的閾值電壓(mult1-VT)。但是，現有技術中仍然很難較好地的形成具有多種不同閾值電壓的PMOS晶體管和NMOS晶體管的FinFET器件。

【發明內容】

[0005]本發明解決的問題是提供一種FinFET器件及其形成方法，以提高FinFET器件的性能并降低形成方法的難度。
[0006]為解決上述問題，本發明提供一種FinFET器件的形成方法，包括:
[0007]提供襯底，所述襯底包括NMOS器件區域和PMOS器件區域，所述NMOS器件區域的襯底用于形成多個閾值電壓不同的NMOS晶體管，所述PMOS器件區域的襯底用于形成多個閾值電壓不同的PMOS晶體管；
[0008]在所述NMOS器件區域和PMOS器件區域的襯底上分別形成多個鰭；
[0009]對所述PMOS器件區域中的鰭進行離子摻雜，以在PMOS器件區域中的鰭中分別形成摻雜濃度不同的摻雜區；
[0010]在位于所述NMOS器件區域以及PMOS器件區域中的多個鰭上分別形成橫跨所述鰭的多個偽柵結構，其中，位于PMOS器件區域中的多個偽柵結構分別對應于各個摻雜濃度不同的摻雜區；
[0011]在偽柵結構的兩側的鰭中分別形成對應于NMOS以及PMOS的源極和漏極；
[0012]在所述NMOS器件區域和PMOS器件區域的襯底、源極、漏極、鰭以及偽柵結構上形成露出偽柵結構的互連介質層；
[0013]去除NMOS器件區域以及PMOS器件區域的偽柵結構，以在所述互連介質層中形成多個露出鰭的開口；
[0014]在位于NMOS器件區域的多個開口中的鰭表面分別形成對應于不同閾值電壓的第一功函數層；
[0015]在所述NMOS器件區域和PMOS器件區域中的開口中形成柵極結構。
[0016]可選的，對PMOS器件區域中的鰭進行離子摻雜的步驟包括:采用As離子或P離子對PMOS器件區域中的鰭進行離子摻雜，以形成所述摻雜濃度不同摻雜區。
[0017]可選的，對所述PMOS器件區域中的鰭進行離子摻雜的步驟之前，所述形成方法還包括:
[0018]對位于PMOS器件區域中的鰭進行摻雜，以形成PMOS晶體管的阱層；
[0019]對位于NMOS器件區域中的鰭進行摻雜，以形成NMOS晶體管的阱層。
[0020]可選的，形成露出偽柵結構的互連介質層的步驟包括:
[0021]在所述偽柵結構、源極、漏極、鰭以及襯底上覆蓋互連介質層；
[0022]平坦化所述互連介質層，以去除部分互連介質層，使所述偽柵結構從所述互連介質層中露出。
[0023]可選的，形成偽柵結構的步驟包括:
[0024]在位于所述NMOS器件區域以及PMOS器件區域中的多個鰭上分別形成橫跨所述鰭的多個偽柵氧化層；
[0025]形成對應于所述偽柵氧化層的多晶硅層，所述多晶硅層與所述偽柵氧化層共同構成所述偽柵結構；
[0026]去除偽柵結構的步驟包括:去除所述多晶硅層以及偽柵氧化層。
[0027]可選的，去除偽柵結構的步驟之后，在位于NMOS器件區域的多個開口中的鰭表面分別形成對應于不同閾值電壓的第一功函數層的步驟之前，所述形成方法還包括:
[0028]在NMOS器件區域和PMOS器件區域的開口中露出的鰭上分別形成氧化過渡層；
[0029]在氧化過渡層上形成高k介質層；
[0030]在高k介質層上形成第一阻擋層；
[0031]在PMOS器件區域的第一阻擋層上形成對應于PMOS晶體管的第二功函數層；
[0032]在所述對應于PMOS晶體管的第二功函數層上形成第二阻擋層。
[0033]可選的，所述氧化過渡層采用二氧化硅作為材料；所述第一阻擋層和所述第二阻擋層均采用Ta或TaN作為材料；所述高k介質層采用LaO、A10、BaZrO, HfZrO, HfZrON,HfLaO、HfS1、HfS1N、LaS1、AlS1、HfTaO、HfT1、(Ba, Sr) T13 (BST)、Al2O3' Si3N4中的一種作為材料，或者采用氮氧化物作為材料；所述對應于PMOS晶體管的第二功函數層采用TiN作為材料。
[0034]可選的，在位于NMOS器件區域的多個開口中的鰭表面分別形成對應于NMOS器件的不同功函數的第一功函數層的步驟包括:對所述不同功函數的第一功函數層分別進行離子慘雜。
[0035]可選的，采用N、H、F、0、Al、As、Ta、C、P離子中的一種離子，或者幾種離子的組合對所述對應于NMOS器件的不同功函數的第一功函數層分別進行離子摻雜。
[0036]可選的，形成柵極結構的步驟包括:
[0037]在所述開口中形成柵極介質層；
[0038]在所述柵極介質層中形成金屬柵極。
[0039]可選的，形成NMOS晶體管或者PMOS晶體管的源極和漏極的步驟包括:
[0040]在所述NMOS晶體管或者PMOS晶體管的偽柵結構兩側的鰭中形成開口 ；
[0041]在所述開口中通過外延生長的方式形成源極或漏極。
[0042]此外，本發明還提供一種FinFET器件，包括:
[0043]襯底，所述襯底包括NMOS器件區域和PMOS器件區域，所述NMOS器件區域的襯底上形成有多個閾值電壓不同的NMOS晶體管，所述PMOS器件區域的襯底上形成有多個閾值電壓不同的PMOS晶體管；
[0044]所述多個NMOS晶體管的柵極結構與鰭之間分別具有對應于NMOS器件的第一功函數層，且所述第一功函數層之間具有不同的功函數；
[0045]所述多個PMOS晶體管的鰭中分別形成有摻雜區，且所述多個PMOS晶體管的摻雜區具有不同的摻雜濃度。
[0046]可選的，位于所述PMOS晶體管鰭中的摻雜區為As離子或者P離子摻雜區。
[0047]可選的，所述NMOS晶體管以及PMOS晶體管的襯底中均具有講層。
[0048]可選的，所述FinFET器件還包括:
[0049]氧化過渡層，形成于所述NMOS晶體管的鰭與第一功函數層之間，還形成于所述PMOS晶體管的鰭與柵極結構之間；
[0050]位于氧化過渡層上的高k介質層；
[0051]位于所述高k介質層上的第一阻擋層，所述第一功函數層位于所述第一阻擋層上;
[0052]形成于PMOS晶體管的第一阻擋層上的對應于PMOS晶體管的第二功函數層；
[0053]形成于所述第二功函數層上的第二阻擋層，PMOS晶體管的柵極結構位于所述第二阻擋層上。
[0054]可選的，所述第一阻擋層和所述第二阻擋層均采用Ta或TaN作為材料；所述高k介質層采用 LaO、A10、BaZrO、HfZrO、HfZrON、HfLaO、HfS1、HfS1N、LaS1、AlS1、HfTaO、HfT1, (Ba, Sr) Ti03 (BST)、A1203、Si3N4中的一種作為材料，或者，采用氮氧化物作為材料；所述第二功函數層采用TiN作為材料。
[0055]可選的，所述NMOS晶體管以及PMOS晶體管的柵極結構包括:形成于鰭上的柵極介質層;
[0056]形成于所述柵極介質層上的金屬柵極。
[0057]與現有技術相比，本發明的技術方案具有以下優點:
[0058]本發明中，對于PMOS晶體管來說，采用對鰭進行摻雜的方式有利于改變PMOS晶體管的閾值電壓，并且，對鰭進行摻雜以改變晶體管閾值電壓的工藝流程相對于形成不同功函數層來改變晶體管閾值電壓的工藝流程更為簡便，成本更低，因為摻雜一般只需要形成一層摻雜掩模擋住部分鰭，然后對露出的鰭進行摻雜即可，而形成不同功函數層來改變晶體管閾值電壓的工藝則需要形成一層或多層功函數層，且要對不需要形成功函數層的部分進行遮擋，工藝復雜程度和步驟明顯多于對鰭進行摻雜的方式。對于NMOS晶體管來說，通過在位于NMOS器件區域的各個開口中分別形成不同功函數的第一功函數層的方式，以在所述NMOS器件區域的襯底用于形成多個閾值電壓不同的NMOS晶體管，有利于精確調節各個NMOS晶體管的閾值電壓，同時能夠保證NMOS晶體管的穩定性，因為形成第一功函數層并不會對作為溝道區的鰭中的雜質濃度造成影響。所以，本發明的方法可以在工藝難度、成本以及晶體管穩定性以及調整閾值電壓的效果之間取得較佳的平衡。
【附圖說明】
[0059]圖1至圖7是本發明FinFET器件的形成方法一實施例中各個步驟的結構示意圖。
【具體實施方式】
[0060]為使本發明的上述目的、特征和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施例做詳細的說明。
[0061]為了在FinFET器件中形成多個閾值電壓不同的PMOS晶體管以及多個閾值電壓不同的NMOS晶體管，現有技術中一般采用對鰭摻雜的方式以形成閾值電壓不同的PMOS晶體管或者NMOS晶體管。但是由于現今的晶體管尺寸逐漸減小，在越來越小的鰭中摻雜離子以改變晶體管閾值電壓的工藝變得愈發困難，不僅摻雜精度受到影響進而導致對晶體管閾值電壓調整的精確度降低，還可能導致摻雜后的鰭中的溝道區穩定性下降，進而導致晶體管的整體性能受到影響。
[0062]除此之外，現有技術還采用形成功函數層的方式調整晶體管的閾值電壓。也就是說，需要在不同的晶體管中形成不同材料的功函數層來調整晶體管的閾值電壓。但是這種方法在工藝上比較復雜，成本也比較高。因為在針對某一個晶體管形成其需要的功函數層時，需要在其他晶體管上覆蓋起保護作用的掩模，這意味著在需要形成多個閾值電壓各不相同的晶體管時，需要反復形成多個掩模以及不同材料的功函數層。同時，這種方式對于調整PMOS晶體管閾值電壓的效果并不明顯，這使得采用這種方式形成的PMOS晶體管的閾值電壓調整的效果并不理想。
[0063]為此，本發明提供一種FinFET器件的形成方法，包括:
[0064]提供襯底，所述襯底包括NMOS器件區域和PMOS器件區域，所述NMOS器件區域的襯底用于形成多個閾值電壓不同的NMOS晶體管，所述PMOS器件區域的襯底用于形成多個閾值電壓不同的PMOS晶體管；在所述NMOS器件區域和PMOS器件區域的襯底上分別形成多個鰭；對所述PMOS器件區域中的鰭進行離子摻雜，以在PMOS器件區域中的鰭中分別形成摻雜濃度不同的摻雜區；在位于所述NMOS器件區域以及PMOS器件區域中的多個鰭上分別形成橫跨所述鰭的多個偽柵結構，其中，位于PMOS器件區域中的多個偽柵結構分別對應于各個摻雜濃度不同的摻雜區；在偽柵結構的兩側的鰭中分別形成對應于NMOS以及PMOS的源極和漏極；在所述NMOS器件區域和PMOS器件區域的襯底、源極、漏極、鰭以及偽柵結構上形成露出偽柵結構的互連介質層；去除NMOS器件區域以及PMOS器件區域的偽柵結構，以在所述互連介質層中形成多個露出鰭的開口 ；在位于NMOS器件區域的多個開口中的鰭表面分別形成對應于不同閾值電壓的第一功函數層；在所述NMOS器件區域和PMOS器件區域中的開口中形成柵極結構。
[0065]通過采用對鰭摻雜的方式形成，可以在整體上簡化整個形成過程的工藝復雜程度，并且對鰭進行摻雜的方式能夠較好的改變PMOS晶體管的閾值電壓。通過形成第一功函數層的方式可以比較精確的調整NMOS器件的閾值電壓，同時，相對于現有技術，PMOS晶體管采用鰭摻雜方式調整、NMOS晶體管采用形成第一功函數層的方式調整，其中鰭摻雜方式在工藝上比較簡便，且成本也較低，第一功函數層的方式調整閾值電壓比較精確，大大的降低了 NMOS閾值電壓的不匹配性能，且不容易對晶體管造成過多影響，因此這兩者結合使用可以在工藝簡便程度、成本、晶體管穩定性以及調整閾值電壓的效果之間取得較佳的平衡。
[0066]參考圖1至圖7為本發明FinFET器件的形成方法一實施例中各個步驟的結構示意圖。
[0067]首先參考圖1，提供襯底50，所述襯底50包括NMOS器件區域和PMOS器件區域，所述NMOS器件區域的襯底用于形成多個閾值電壓不同的NMOS晶體管，所述PMOS器件區域的襯底用于形成多個閾值電壓不同的PMOS晶體管。
[0068]在所述NMOS器件區域和PMOS器件區域的襯底50上分別形成多個鰭，為了便于表示，本實施例中標記了 POMS器件區域中的鰭120a、120b、120c以及NMOS器件區域中的鰭110a、110b、110c。
[0069]在本實施例中，所述襯底50上還形成有位于鰭之間的隔離層51，所述鰭120a、120b、120c以及鰭110a、110b、110c從所述隔離層51中凸出。
[0070]所述隔離層51為現有技術，本發明對此不作任何限定，也不作贅述。
[0071]在本實施例中，在對所述PMOS器件區域中的鰭120a、120b、120c進行離子摻雜的步驟之前，本實施例還包括以下步驟:
[0072]對位于PMOS器件區域中的鰭120a、120b、120c進行摻雜以形成PMOS晶體管的阱層(圖未示)；對位于NMOS器件區域中的鰭110a、110b、IlOc進行摻雜，以形成NMOS晶體管的阱層(圖未示)。此處為現有技術，本發明對此不作贅述，也不作任何限定。
[0073]結合參考圖2，對所述PMOS器件區域中的鰭120a、120b、120c進行離子摻雜(參考圖2中的箭頭33)，以在PMOS器件區域中的鰭120a、120b、120c中分別形成摻雜濃度不同的摻雜區(圖中未示出)這些摻雜濃度不同的摻雜區可以調整形成的PMOS晶體管之間的閾值電壓。
[0074]例如，使鰭120a、120b、120c之間的摻雜濃度各不相同，由于鰭120a、120b、120c分別對應于不同的晶體管，在后續步驟中，鰭120a、120b、120c上分別形成PMOS晶體管后，各個PMOS晶體管之間的閾值電壓也不同。
[0075]此外，在單獨的某一個鰭上一般也可以形成有多個晶體管，所以所述的摻雜濃度不同的摻雜區還可以是形成于一個鰭上，例如鰭120a、鰭120b或者鰭120c。
[0076]這種方式可以更好地改變PMOS晶體管的閾值電壓，相對于現有技術中形成所述功函數層以調整閾值電壓的方式，本發明中直接對鰭120a、120b、120c進行離子摻雜的效果更為明顯。
[0077]同時，這種摻雜方式相對于現有技術來說，在工藝上也更為簡便、成本更低，因為摻雜一般只需要形成一層摻雜掩模遮擋住其他不需要被摻雜的鰭，然后對露出的鰭進行離子摻雜即可；而在現有技術，要得到閾值電壓不同PMOS晶體管，一般通過形成不同功函數層的方式，通過不同功函數層各自的功函數不同，進而改變PMOS晶體管的閾值電壓。但是采用功函束層的工藝則需要在同一個PMOS晶體管中形成一層或多層功函數層，且要對不需要形成功函數層的PMOS晶體管進行遮擋，因此工藝復雜程度和步驟明顯多于對鰭進行摻雜的方式。
[0078]在本實施例中，具體可以采用As離子或者P離子對PMOS器件區域中的鰭120a、120b、120c進行離子摻雜，以形成所述摻雜濃度不同摻雜區。
[0079]在這之后，參考圖3，在位于所述NMOS器件區域以及PMOS器件區域中的鰭上形成橫跨所述鰭120a、120b、120c以及鰭110a、110b、IlOc的多個偽柵結構130，其中位于PMOS器件區域中的偽柵結構130對應于不同摻雜濃度的摻雜區。
[0080]在本實施例中，形成所述偽柵結構130包括以下步驟:
[0081]在位于所述NMOS器件區域的鰭110a、110b、IlOc以及PMOS器件區域中的鰭120a、120b、120c上分別形成橫跨所述鰭的多個偽柵氧化層(圖中未示出)；
[0082]形成對應于所述偽柵氧化層的多晶硅層(圖中未示出)，以形成所述偽柵結構130。
[0083]在形成所述偽柵結構130的步驟后，在所述偽柵結構130兩側分別形成NMOS晶體管或者PMOS晶體管的源極和漏極(圖中未示出)。
[0084]在本實施例中，可以通過以下方式形成所述NMOS晶體管或者PMOS晶體管的源極和漏極:
[0085]在所述偽柵結構130兩側的鰭120a、120b、120c以及鰭110a、110b、IlOc中形成開P ;
[0086]通過原位摻雜外延生長的方式，在所述開口中生長以形成NMOS晶體管或者PMOS晶體管的源極和漏極，也就是說，在所述開口中填充半導體材料的同時，對所述半導體材料進行摻雜，已形成源極和漏極。
[0087]在本實施例中，可以形成表面突出于所述鰭120a、120b、120c以及鰭110a、110b、IlOc表面的源極和漏極。但是需要說明的是，以上形成源極和漏極的方式僅僅是本發明的一個實施例，本發明對具體如何形成源極和漏極并不做限定。
[0088]在本實施例中，在形成NMOS晶體管或者PMOS晶體管的源極和漏極之后，可以對所述NMOS晶體管或者PMOS晶體管的源極和漏極進行原位(in-situ)摻雜，具體的，對NMOS晶體管的源極和漏極進行N型離子摻雜，對PMOS晶體管的源極和漏極進行P型離子摻雜。
[0089]結合參考圖4，在所述NMOS器件區域和PMOS器件區域的襯底50、源極和漏極、鰭(包括鰭120a、120b、120c以及鰭110a、110b、110c)以及偽柵結構130上形成互連介質層60 (Interlayer Dielectric, ILD)。所述互連介質層60用于作為后續去除偽柵結構130后定義NMOS晶體管以及PMOS晶體管的柵極結構。
[0090]在本實施例中，具體可以采用以下步驟形成所述露出偽柵結構130的互連介質層60:
[0091]在所述NMOS器件區域和PMOS器件區域的偽柵結構130、源極和漏極、鰭(包括鰭120a、120b、120c以及鰭110a、110b、110c)以及襯底50上形成互連介質層材料；
[0092]平坦化以去除部分所述互連介質層材料，并以檢測到偽柵結構130材料為停止，此時剩余的互連介質層材料便為所述露出偽柵結構130的互連介質層60，并且偽柵結構130從互連介質層60中露出。
[0093]在本實施例中，所述平坦化的工藝具體可以采用化學機械研磨。但是本發明對此并不做限定。
[0094]接著參考圖5，去除NMOS器件區域以及PMOS器件區域中從互連介質層60中露出的偽柵結構130，以在所述互連介質層60中形成開口 61。在后續的步驟中，NMOS晶體管以及PMOS晶體管的柵極結構將形成于所述開口 61中。
[0095]由于之前形成的所述偽柵結構130橫跨所述鰭120a、120b、120c以及鰭110a、110b、110c，因此，在本步驟將偽柵結構130去除后，鰭120a、120b、120c以及鰭110a、110b、IlOc從所述開口 61中露出。
[0096]具體的，由于形成的偽柵結構130包括偽柵氧化層以及多晶硅層，因此去除偽柵結構130的步驟包括:依次去除所述多晶硅層以及偽柵氧化層。
[0097]在本實施例中，形成的NMOS晶體管以及PMOS晶體管均為包含高k金屬柵極的晶體管。所以，在形成所述開口 61后，還包括以下步驟:
[0098]在NMOS器件區域和PMOS器件區域的開口 61中露出的鰭120a、120b、120c以及鰭110a、110b、110c上分別形成氧化過渡層(請參考圖中由所述氧化過渡層以及后續形成的高k介質層、第一阻擋層共同形成的疊層結構190);所述氧化過渡層作為過渡層以增加鰭120a、120b、120c以及鰭110a、110b、IlOc與后續形成的其他材料層之間的粘附力，或者用于緩沖后續形成的其他材料層對鰭120a、120b、120c以及鰭110a、110b、IlOc造成的應力。
[0099]在本實施例中，所述氧化過渡層可以采用二氧化硅作為材料。
[0100]在NMOS器件區域和PMOS器件區域的氧化過渡層上形成高k介質層。
[0101]如前文所述，氧化過渡層用于增加鰭120a、120b、120c以及鰭110a、110b、IlOc與后續形成的其他材料層之間的粘附力，或者用于緩沖后續形成的其他材料層對鰭120a、120b、120c以及鰭110a、110b、IlOc造成的應力和界面態，因此，在本實施例中，所述氧化過渡層用于作為高k介質層的過渡層，以降低高k介質層與鰭120a、120b、120c以及鰭110a、IlObUlOc之間應力和界面態，同時提高所述高k介質層與鰭120a、120b、120c以及鰭110a、110b、IlOc之間的粘附力，進而提高后續形成的柵極的可靠性。
[0102]在本實施例中，所述高k介質層采用LaO、A10、BaZrO, HfZrO, HfZrON, HfLaO,HfS1、HfS1N、LaS1、AlS1、HfTaO、HfT1、(Ba, Sr) T13 (BST)、A1203、Si3N4中的一種材料，或者氮氧化物作為材料。
[0103]在NMOS器件區域和PMOS器件區域的高k介質層上形成第一阻擋層；所述第一阻擋層用于防止后續形成的金屬柵極中的金屬滲透到鰭中，或者是后續形成的各個功函數層中的金屬向周圍擴散。
[0104]在本實施例中，所述第一阻擋層可以采用Ta或TaN作為材料。
[0105]在NMOS器件區域和PMOS器件區域的第一阻擋層上形成對應于PMOS晶體管的第二功函數層(圖中未示出)；所述對應于PMOS晶體管的第二功函數層可以對后續形成的各個PMOS晶體管的功函數進行整體調整，例如，將各個PMOS晶體管的功函數統一下調一定大小。需要說明的是，位于NMOS器件區域的對應于PMOS晶體管的功函數層將在后續步驟中被去除，這樣便于后續對應于NMOS器件區域的第一功函數層的形成。
[0106]在對應于PMOS晶體管的第二功函數層上形成第二阻擋層。所述第二阻擋層也用于防止PMOS器件區域中后續形成的金屬柵極中的金屬滲透到鰭中，或者是后續形成的各個功函數層中的金屬向周圍擴散。
[0107]在本實施例中，所述第二阻擋層也可以采用Ta或TaN作為材料。
[0108]在這之后，在PMOS器件區域的第二阻擋層上形成光刻膠，并將位于NMOS器件區域的第二阻擋層以及所述對應于PMOS晶體管的第二功函數層去除。
[0109]結合參考圖6，在位于NMOS器件區域的各個開口 61中的鰭110a、110b、IlOc表面分別形成不同功函數大小的第一功函數層llla、lllb、lllc，根據功函數大小與晶體管閾值電壓成反比的關系可知，在后續形成NMOS晶體管后，對應于所述不同功函數的第一功函數層111a、111b、Illc的不同NMOS晶體管之間的閾值電壓不同。
[0110]這種方式有利于較為精確調節各個NMOS晶體管的閾值電壓，進而可以降低NMOS閾值電壓的不匹配性能，同時能夠保證NMOS晶體管的穩定性，因為在鰭上形成功函數層以調整功函數的方式相較于對鰭進行離子摻雜以調整功函數的方式，對作為溝道區的鰭造成的影響更小。因此，本發明的方法可以在工藝難度、成本以及晶體管穩定性以及調整閾值電壓的效果之間取得較佳的平衡。
[0111]具體的，所述第一功函數層111a、111b、Illc可以包含一層或者多層功函數材料層，所述功函數材料層的材料可以采用TiAl或TiAl (C)，也就是摻碳的鈦鋁合金等作為材料，這些材料具有不同的功函數，在實際操作中，可以通過在不同鰭上設置不同的功函數材料層以達到調節功函數，進而調整NMOS晶體管閾值電壓的目的。
[0112]但是，本發明對具體的功函數材料層的材料不作限定，而是應當根據實際情況進行選擇。
[0113]進一步，在本實施例中，在形成所述第一功函數層llla、lllb、lllc之后，還對所述第一功函數層llla、lllb、lllc分別進行不同的離子摻雜=。對第一功函數層111a、111b、Illc進行離子摻雜可以進一步調整第一功函數層111a、111b、Illc的功函數大小，這樣進一步有利于增加工藝的精確性，并使NMOS器件可達到的閾值電壓范圍變得更大。
[0114]在本實施例中，可以采用N、H、F、0、Al、As、Ta、C、P離子中的一種離子，或者幾種離子的組合對所述第一功函數層111a、111b、Illc進行所述離子摻雜。但是本發明對具體采用何種離子并不限定。
[0115]在這之后，參考圖7，在所述NMOS器件區域和PMOS器件區域中的開口 61中形成柵極結構140。如前文所述，本實施例中的柵極結構140，因此形成柵極結構140的步驟包括:
[0116]在所述開口 61中形成柵極介質層；
[0117]在所述柵極介質層上形成金屬柵極。
[0118]在本實施例中，所述柵極結構140為金屬柵極結構。
[0119]此外，參考圖7所示，本發明還提供一種FinFET器件，包括:
[0120]襯底，所述襯底包括NMOS器件區域和PMOS器件區域，所述NMOS器件區域的襯底上形成有多個閾值電壓不同的NMOS晶體管，所述PMOS器件區域的襯底上形成有多個閾值電壓不同的PMOS晶體管；
[0121]所述多個NMOS晶體管的柵極結構與鰭之間分別具有對應于NMOS器件的第一功函數層，且所述第一功函數層之間的功函數大小不同；也就是說，所述多個閾值電壓不同的NMOS晶體管之間通過不同功函數大小的第一功函數層實現對自身閾值電壓的調整。第一功函數層有利于精確調節各個NMOS晶體管的閾值電壓，進而降低NMOS閾值電壓的不匹配性能；同時能夠保證NMOS晶體管的穩定性，因為在鰭上形成所述第一功函數層基本不會對作為溝道區的鰭中的雜質濃度造成影響。
[0122]進一步，本實施例中的各個第一功函數層經過不同的離子摻雜，這樣進一步有利于增加工藝的精確性，并使NMOS器件可達到的閾值電壓范圍變得更大。
[0123]具體的，可以采用N、H、F、0、Al、As、Ta、C、P離子中的一種離子或者，幾種離子的組合對所述第一功函數層111a、111b、Illc進行所述離子摻雜。但是本發明對具體采用何種離子并不限定。
[0124]所述多個PMOS器件區域的鰭中形成有分別對應于各個PMOS晶體管的多個摻雜區(圖中未示出)，所述摻雜區之間的摻雜濃度不同。也就是說，所述PMOS晶體管通過所述摻雜區調整閾值電壓，而各個PMOS晶體管之間摻雜區的摻雜濃度不同，因而各個PMOS晶體管之間閾值電壓也不同。
[0125]在本實施例中，摻雜濃度不同的摻雜區為As或者P離子摻雜區，也就是說，各個摻雜區之間As離子或者P的摻雜濃度不同
[0126]此外，在本實施例中，所述FinFET器件還包括:
[0127]形成于所述NMOS晶體管的鰭與第一功函數層之間，以及所述PMOS晶體管的鰭與柵極結構之間的氧化過渡層。
[0128]所述氧化過渡層作為過渡層以增加鰭120a、120b、120c以及鰭110a、110b、IlOc與后續形成的其他材料層之間的粘附力，或者用于緩沖后續形成的其他材料層對鰭120a、120b、120c以及鰭110a、110b、IlOc造成的應力。
[0129]在本實施例中，所述氧化過渡層可以采用二氧化硅作為材料。
[0130]分別形成于NMOS晶體管以及PMOS晶體管的氧化過渡層上的高k介質層。
[0131]如前文所述，氧化過渡層用于增加鰭120a、120b、120c以及鰭110a、110b、IlOc與后續形成的其他材料層之間的粘附力，或者用于緩沖后續形成的其他材料層對鰭120a、120b、120c以及鰭110a、110b、IlOc造成的應力和界面態，因此，在本實施例中，所述氧化過渡層用于作為高k介質層的過渡層，以降低高k介質層與鰭120a、120b、120c以及鰭110a、IlObUlOc之間應力和界面態，同時提高所述高k介質層與鰭120a、120b、120c以及鰭110a、110b、IlOc之間的粘附力，進而提高后續形成的柵極的可靠性。
[0132]在本實施例中，所述高k介質層采用LaO、A10、BaZrO, HfZrO, HfZrON, HfLaO,HfS1、HfS1N、LaS1、AlS1、HfTaO、HfT1、(Ba, Sr) T13 (BST)、A1203、Si3N4中的一種材料，或者氮氧化物作為材料。
[0133]分別形成于NMOS晶體管以及PMOS晶體管的所述高k介質層上的第一阻擋層，所述對應于NMOS器件的第一功函數層位于所述第一阻擋層上；
[0134]所述第一阻擋層用于防止后續形成的金屬柵極中的金屬滲透到鰭中，或者是后續形成的各個第一功函數層中的金屬向周圍擴散。
[0135]在本實施例中，所述第一阻擋層可以采用Ta或TaN作為材料。
[0136]形成于PMOS晶體管的第一阻擋層上的對應于PMOS晶體管的第二功函數層；所述對應于PMOS晶體管的第二功函數層可以對形成的PMOS晶體管的功函數進行一個總體的調整，例如，將PMOS區域內的PMOS晶體管的功函數均下調一定大小。
[0137]形成于PMOS晶體管對應于PMOS晶體管的第二功函數層上的第二阻擋層，所述第二阻擋層也用于防止后續形成的金屬柵極中的金屬滲透到鰭中，或者是后續形成的各個第二功函數層中的金屬向周圍擴散。PMOS晶體管的柵極結構位于所述第二阻擋層上。
[0138]在本實施例中，所述第二阻擋層也可以采用Ta或TaN作為材料。
[0139]此外需要說明的是，本發明所述的FinFET器件可以但不限于采用上述的形成方法得到。
[0140]雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。
【主權項】
1.一種FinFET器件的形成方法，其特征在于，包括: 提供襯底，所述襯底包括NMOS器件區域和PMOS器件區域，所述NMOS器件區域的襯底用于形成多個閾值電壓不同的NMOS晶體管，所述PMOS器件區域的襯底用于形成多個閾值電壓不同的PMOS晶體管； 在所述NMOS器件區域和PMOS器件區域的襯底上分別形成多個鰭； 對所述PMOS器件區域中的鰭進行離子摻雜，以在PMOS器件區域中的鰭中分別形成摻雜濃度不同的摻雜區； 在位于所述NMOS器件區域以及PMOS器件區域中的多個鰭上分別形成橫跨所述鰭的多個偽柵結構，其中，位于PMOS器件區域中的多個偽柵結構分別對應于各個摻雜濃度不同的慘雜區； 在偽柵結構的兩側的鰭中分別形成對應于NMOS以及PMOS的源極和漏極； 在所述NMOS器件區域和PMOS器件區域的襯底、源極、漏極、鰭以及偽柵結構上形成露出偽柵結構的互連介質層； 去除NMOS器件區域以及PMOS器件區域的偽柵結構，以在所述互連介質層中形成多個露出鰭的開口； 在位于NMOS器件區域的多個開口中的鰭表面分別形成對應于不同閾值電壓的第一功函數層； 在所述NMOS器件區域和PMOS器件區域中的開口中形成柵極結構。2.如權利要求1所述的形成方法，其特征在于，對PMOS器件區域中的鰭進行離子摻雜的步驟包括:采用As離子或P離子對PMOS器件區域中的鰭進行離子摻雜，以形成所述摻雜濃度不同摻雜區。3.如權利要求1所述的形成方法，其特征在于，對所述PMOS器件區域中的鰭進行離子摻雜的步驟之前，所述形成方法還包括: 對位于PMOS器件區域中的鰭進行摻雜，以形成PMOS晶體管的阱層； 對位于NMOS器件區域中的鰭進行摻雜，以形成NMOS晶體管的阱層。4.如權利要求1所述的形成方法，其特征在于，形成露出偽柵結構的互連介質層的步驟包括: 在所述偽柵結構、源極、漏極、鰭以及襯底上覆蓋互連介質層； 平坦化所述互連介質層，以去除部分互連介質層，使所述偽柵結構從所述互連介質層中露出。5.如權利要求1所述的形成方法，其特征在于，形成偽柵結構的步驟包括:在位于所述NMOS器件區域以及PMOS器件區域中的多個鰭上分別形成橫跨所述鰭的多個偽柵氧化層； 形成對應于所述偽柵氧化層的多晶硅層，所述多晶硅層與所述偽柵氧化層共同構成所述偽柵結構； 去除偽柵結構的步驟包括:去除所述多晶硅層以及偽柵氧化層。6.如權利要求1所述的形成方法，其特征在于，去除偽柵結構的步驟之后，在位于NMOS器件區域的多個開口中的鰭表面分別形成對應于不同閾值電壓的第一功函數層的步驟之前，所述形成方法還包括: 在NMOS器件區域和PMOS器件區域的開口中露出的鰭上分別形成氧化過渡層； 在氧化過渡層上形成高k介質層； 在高k介質層上形成第一阻擋層； 在PMOS器件區域的第一阻擋層上形成對應于PMOS晶體管的第二功函數層； 在所述對應于PMOS晶體管的第二功函數層上形成第二阻擋層。7.如權利要求6所述的形成方法，其特征在于，所述氧化過渡層采用二氧化硅作為材料；所述第一阻擋層和所述第二阻擋層均采用Ta或TaN作為材料；所述高k介質層采用LaO、A10、BaZrO、HfZrO、HfZrON、HfLaO、HfS1、HfS1N、LaS1、AlS1、HfTaO、HfT1、(Ba, Sr)T13(BST)、A1203、Si3N4中的一種作為材料，或者采用氮氧化物作為材料；所述對應于PMOS晶體管的第二功函數層采用TiN作為材料。8.如權利要求1所述的形成方法，其特征在于，在位于NMOS器件區域的多個開口中的鰭表面分別形成對應于NMOS器件的不同功函數的第一功函數層的步驟包括:對所述不同功函數的第一功函數層分別進行離子摻雜。9.如權利要求8所述的形成方法，其特征在于，采用N、H、F、0、Al、As、Ta、C、P離子中的一種離子，或者幾種離子的組合對所述對應于NMOS器件的不同功函數的第一功函數層分別進行離子摻雜。10.如權利要求1所述的形成方法，其特征在于，形成柵極結構的步驟包括:在所述開口中形成柵極介質層； 在所述柵極介質層中形成金屬柵極。11.如權利要求1所述的形成方法，其特征在于，形成NMOS晶體管或者PMOS晶體管的源極和漏極的步驟包括: 在所述NMOS晶體管或者PMOS晶體管的偽柵結構兩側的鰭中形成開口 ； 在所述開口中通過外延生長的方式形成源極或漏極。12.一種FinFET器件，其特征在于，包括: 襯底，所述襯底包括NMOS器件區域和PMOS器件區域，所述NMOS器件區域的襯底上形成有多個閾值電壓不同的NMOS晶體管，所述PMOS器件區域的襯底上形成有多個閾值電壓不同的PMOS晶體管； 所述多個NMOS晶體管的柵極結構與鰭之間分別具有對應于NMOS器件的第一功函數層，且所述第一功函數層之間具有不同的功函數； 所述多個PMOS晶體管的鰭中分別形成有摻雜區，且所述多個PMOS晶體管的摻雜區具有不同的摻雜濃度。13.如權利要求12所述的FinFET器件，其特征在于，位于所述PMOS晶體管鰭中的摻雜區為As離子或者P離子摻雜區。14.如權利要求12所述的FinFET器件，其特征在于，所述NMOS晶體管以及PMOS晶體管的襯底中均具有阱層。15.如權利要求12所述的FinFET器件，其特征在于，所述FinFET器件還包括: 氧化過渡層，形成于所述NMOS晶體管的鰭與第一功函數層之間，還形成于所述PMOS晶體管的鰭與柵極結構之間； 位于氧化過渡層上的高k介質層； 位于所述高k介質層上的第一阻擋層，所述第一功函數層位于所述第一阻擋層上； 形成于PMOS晶體管的第一阻擋層上的對應于PMOS晶體管的第二功函數層； 形成于所述第二功函數層上的第二阻擋層，PMOS晶體管的柵極結構位于所述第二阻擋層上。16.如權利要求15所述的FinFET器件，其特征在于，所述第一阻擋層和所述第二阻擋層均采用Ta或TaN作為材料；所述高k介質層采用La0、A10、BaZr0、HfZr0、HfZr0N、HfLa0、HfS1、HfS1N、LaS1、AlS1、HfTaO、HfT1、(Ba, Sr) T13 (BST)、Al2O3' Si3N4中的一種作為材料，或者，采用氮氧化物作為材料；所述第二功函數層采用TiN作為材料。17.如權利要求12所述的FinFET器件，其特征在于，所述NMOS晶體管以及PMOS晶體管的柵極結構包括:形成于鰭上的柵極介質層；形成于所述柵極介質層上的金屬柵極。
【文檔編號】H01L29/78GK105826372SQ201510005573
【公開日】2016年8月3日
【申請日】2015年1月6日
【發明人】居建華
【申請人】中芯國際集成電路制造(上海)有限公司