半導體構造及形成導電觸點的方法
【技術領域】
[0001]半導體構造及形成導電觸點的方法。
【背景技術】
[0002]存儲器通常經并入到集成電路中。存儲器可(舉例來說)在計算機系統中用于存儲數據。
[0003]存儲器可提供為存儲器單元的大陣列。可跨越所述陣列提供字線及位線，使得可通過字線與位線的組合來唯一地尋址個別存儲器單元。
[0004]眾多類型的存儲器為可用的。存儲器的實例性類別為電阻式隨機存取存儲器(RRAM)，其在現有及未來數據存儲需求中的利用為受關注的。RRAM利用具有在電阻率方面相對于彼此不同的兩個或兩個以上穩定狀態的可編程材料。可用于RRAM中的存儲器單元的實例性類型為相變存儲器(PCM)單元、可編程金屬化單元(PMC)、導電橋接隨機存取存儲器(CBRAM)單元、納米橋存儲器單元、電解質存儲器單元、二元氧化物單元以及多層氧化物單元(舉例來說，利用多價氧化物的單元)。所述存儲器單元類型并不相互排斥。舉例來說，CBRAM及PMC為重疊的類別組。
[0005]集成電路制作的持續目標為增加集成水平(S卩，將電路按比例縮放到較小尺寸)。字線及位線可隨著增加的集成水平而跨越存儲器陣列變得日益緊密包裝。字線及位線與存儲器陣列外部的電路電耦合且用于在讀取/寫入操作期間傳送去往及來自存儲器陣列的電信號。在增加存儲器之集成水平方面遇到困難，這是因為形成從存儲器陣列外部的電路到字線及位線的適合連接變得日益困難。期望開發適合于形成到字線及位線的連接的新架構，以及制作此類架構的新方法。也期望此類架構適合于形成到集成電路組件而非字線及位線的連接。
【附圖說明】
[0006]圖1是集成式存儲器陣列的圖解性俯視圖。
[0007]圖2是沿著圖1的線2-2的橫截面側視圖。
[0008]圖3到8及10到12是實例性實施例的各個處理階段處的半導體構造的圖解性橫截面圖。
[0009]圖9是圖8的構造的圖解性俯視圖(其中圖8的視圖是沿著圖9的線8-8)。
[0010]圖13是繼圖11的處理階段之后的處理階段處的構造的圖解性俯視圖。
[0011]圖14是繼圖13的處理階段之后的處理階段處的構造的圖解性俯視圖，且是圖12的處理階段處的構造的俯視圖(其中圖12的視圖是沿著圖14的線12-12)。
[0012]圖15及16是用于利用具有存儲器陣列的圖12的結構的實例性實施例的圖解性橫截面圖。
[0013]圖17到20是在另一實例性實施例的各個處理階段處的半導體構造的圖解性橫截面圖。圖17的處理階段可跟在圖4的處理階段之后。
[0014]圖21是另一實例性實施例的處理階段處的半導體構造的圖解性橫截面圖。圖21的處理階段可跟在圖10的處理階段之后。
[0015]圖22是圖21的構造的圖解性俯視圖，其中圖21的構造是沿著圖22的線21-21。
[0016]圖23及24是根據實例性實施例的繼圖22的處理階段之后的處理階段處展示的圖22的構造的圖解性俯視圖。
[0017]圖25是圖24的構造的橫截面側視圖，其中圖25的視圖是沿著圖24的線25-25。
【具體實施方式】
[0018]在一些實施例中，本發明包含形成高度集成式結構與此類高度集成式結構外圍的電路之間的電觸點的新方法，且包含通過此類方法形成的新結構配置。所述高度集成式結構可包含導電線，例如，舉例來說，信號線及/或信號線的總線。在一些實施例中，所述高度集成式結構可包含存取線(即，字線)及/或數據線(即，位線)。參考圖1到25來描述實例性實施例。
[0019]參考圖1及2，以俯視圖(圖1)及橫截面側視圖(圖2)展示實例性實施例存儲器陣列10的一部分。所述存儲器陣列包括沿著第一方向延伸的第一系列的線12到14，以及沿著實質上正交于所述第一方向的第二方向延伸的第二系列的線15到17。術語“實質上正交”意指所述第一方向與所述第二方向在制作及測量的合理公差內正交于彼此。
[0020]在一些實施例中，第一系列的線(12到14)可對應于字線，且第二系列的線(15到17)可對應于位線，或反之亦然。
[0021 ]存儲器單元18到26形成于字線與位線彼此交叉的區域處。存儲器單元可包括任何適合配置，且在一些實施例中可對應于RRAM單元;例如，舉例來說，PCM單元、PMC單元、CBRAM單元等。在一些實施例中，除了存儲器單元，其它結構也可在字線與位線之間。舉例來說，選擇裝置(例如，舉例來說，二極管、晶體管、切換器等)可鄰近存儲器單元以限制去往及/或來自所述存儲器單元的泄漏。
[0022]字線及位線通過用方框27到32—般性圖解說明的觸點連接到外圍電路。所述外圍電路通常將處于比所述字線及位線寬松的間距處(即，將為較不高度集成的)，且可在嘗試電耦合相對寬松間隔的外圍電路與相對緊密間隔的字線及位線的現有技術處理中遇到問題。已經開發用于此耦合的各種架構特征，包含所謂的鯊魚顎特征、樓梯特征、凹穴特征等。然而，所有此類架構特征消耗相當大半導體面積，且因此期望開發用于耦合外圍電路與字線及位線的新方法。盡管開發用于建立存儲器陣列的外圍電路與字線及位線之間的耦合的各個實施例，但應理解，本文中描述的各個結構及方法可應用于其它應用。在一些實施例中，與本發明相關的耦合與利用此耦合的裝置/應用的類型無關。在一些應用中，本文中描述的各個耦合結構及方法可對耦合載運(例如)信號總線中及/或模擬電路中的邏輯及/或模擬信號的線尤其有用。
[0023]參考圖3到16描述形成觸點的實例性實施例方法。
[0024]圖3展示包括在電絕緣材料44內的導電結構42的構造40。所述導電結構可為延伸進及延伸出相對于圖3的橫截面圖的頁的線的部分，且在一些實施例中可被存儲器陣列外圍的電路所包括。在所展示的實施例中，導電結構42包括圍繞第二導電材料48延伸的第一導電材料46。第二導電材料48可包括銅、本質上由銅組成或由銅組成;且第一導電材料46可為防止從所述第一材料到電絕緣材料44的銅擴散的勢皇層。眾多導電銅勢皇材料為已知的，且此類材料可包括(舉例來說)釕、鉑、銥、鉭等。
[0025]盡管所展示的導電結構42包括兩種材料，但在其它實施例中，所述導電結構可僅包括單一導電組合物，且在又其它實施例中，所述導電結構可包括兩種以上材料。此外，盡管銅被描述為用于所述導電結構的適合材料，但應理解，可在所述導電結構中利用任何適合材料，包含(舉例來說)以下各項中的一者或多者:各種金屬(舉例來說，鎢、鈦等)、含金屬組合物(舉例來說，金屬氮化物、金屬碳化物、金屬硅化物等)，以及經導電摻雜半導體材料(舉例來說，經導電摻雜硅、經導電摻雜鍺等)。
[0026]電絕緣材料44可包括任何適合組合物或組合物的組合；包含(舉例來說)二氧化硅、氮化硅、金屬氧化物(例如，氧化鋁)等中的一者或多者。
[0027]所述電絕緣材料44由基底50支撐。基底50可包括半導體材料，且在一些實施例中可包括單晶硅、本質上由單晶硅組成或由單晶硅組成。在一些實施例中，基底50可被視為包括半導體襯底。術語“半導體襯底”意指包括半導體材料的任何構造，所述半導體材料包含(但不限于)塊體半導體材料，例如半導體晶片(單獨的或處于包括其它材料的組合件中)，以及半導體材料層(單獨的或處于包括其它材料的組合件中)。術語“襯底”是指任何支撐結構，包含(但不限于)上文描述的半導體襯底。在一些實施例中，基底50可對應于含有與集成電路制作相關聯的一種或多種材料的半導體襯底。所述材料中的一些材料可在基底50的所展示區域下方，可在所述基底與絕緣材料44之間，且/或可橫向鄰近基底50的所展示區域；且可對應于(舉例來說)耐火金屬材料、勢皇材料、擴散材料、絕緣體材料等中的一者或多者。
[0028]電絕緣勢皇材料52在導電結構42上方，且包括阻擋從含銅材料48的擴散的適合組合物。在一些實施例中，勢皇材料52可包括埋入式低k(Blok)材料，例如，舉例來說，包括硅及碳及氫的材料。在結構42不包括含銅材料的實施例中可省略勢皇材料52。
[0029]電絕緣材料54在材料52上方。材料54可包括任何適合組合物或組合物的組合;且在一些實施例中可包括二氧化硅、本質上由二氧化硅組成或由二氧化硅組成。在一些實施例中，材料52及54可一起被視為堆疊55。
[0030]含碳材料56在絕緣材料54上方。含碳材料56可包括(舉例來說)透明碳。
[0031 ]經圖案化遮蔽材料58在含碳材料56上方。遮蔽材料58可包括任何適合組合物或組合物的組合，且在一些實施例中可包括以光學光刻方式圖案化的光致抗蝕劑。
[0032]開口 60延伸通過經圖案化遮蔽材料58，且此開口直接在導電結構42上方。
[0033]參考圖4，借助一個或多個適合蝕刻將開口 60轉移通過堆疊55，且移除材料56及58(圖3)。在所展示的實施例中，所述開口具有沿著材料52及54的垂直側壁，但在其它實施例中，所述側壁可為錐形漸縮的或以其它方式非垂直的。在一些實施例中，第一蝕刻可用于延伸通過材料54，且第二蝕刻可用于延伸通過材料52，且所述第二蝕刻可在材料54下方形成凹部或腔(未展示)。