一種半導體器件的制作方法
【技術領域】
[0001]本發明涉及半導體技術領域，具體而言涉及特別涉及一種半導體器件的制作方法。
【背景技術】
[0002]硅通孔(Through Silicon Via，簡稱TSV)技術是3D封裝工藝的關鍵技術之一。TSV是通過在芯片和芯片之間、晶圓和晶圓之間制作垂直導通，實現芯片之間互連的最新技術。與以往的IC封裝鍵合和使用凸點的疊加技術不同，TSV能夠使芯片在三維方向堆疊的密度最大，外形尺寸最小，并且大大改善芯片速度和低功耗的性能。
[0003]根據TSV制作工藝所處的階段不同，可以分為:前通孔(Via-first)，中通孔(via-middle)和后通孔(via_last)三種工藝流程,其中，via-first是在制造CMOS之前的空白硅片上刻蝕制作出TSV ；via-middle是在制造CMOS之后但在后段制程(BEOL)之前在晶圓上刻蝕制作出TSV，via-last是在后段制程之后，在減薄晶圓的背面刻蝕制作出TSV。
[0004]通常情況下，via-middle工藝需要在接觸孔CT刻蝕、填充、機械研磨之后進行TSV蝕刻、Cu電鍍填充、機械研磨、金屬線層Ml沉積及后段制程。該方法在金屬線層Ml沉積之前引入TSV制程，能夠和Fab里各種工藝實現較好融合，是目前業界最為常用的一種方法。
[0005]目前，中通孔工藝普遍采用具有高電導率的金屬Cu作為TSV的填充材料。但是由于銅的熱膨脹系數是硅的7.4倍，導致較大的應力失配，尤其是在銅金屬填充后，對銅層進行化學機械研磨工藝的前后，應力會發生巨大變化，使得TSV和襯底之間產生裂縫，如圖1所示。裂縫的存在，使Cu金屬擴散至襯底之中，導致漏電大大增加，引起嚴重的可靠性問題。因此如何將應力緩慢釋放，防止硅通孔裂縫的產生進而解決WAT漏電是目前亟待解決的一個問題。

【發明內容】

[0006]在
【發明內容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發明的
【發明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0007]為了克服目前存在的問題，本發明提供一種半導體器件的制作方法，包括:
[0008]提供晶圓，所述晶圓包括半導體襯底，位于所述半導體襯底上的器件，形成于所述半導體襯底上覆蓋所述器件的層間介電層，以及貫穿所述層間介電層和部分所述半導體襯底的通孔；
[0009]在所述通孔內以及所述層間介電層的表面上形成金屬層；
[0010]執行第一平坦化步驟，以去除位于所述層間介電層表面上的部分金屬層；
[0011]進行退火合金化處理；
[0012]執行第二平坦化步驟，以完全去除位于所述層間介電層表面上的金屬層。
[0013]進一步，所述部分金屬層的厚度為所述層間介電層表面上的所述金屬層厚度的70%?90%。
[0014]進一步，所述退火合金化處理的溫度為100°C?450°C，退火時間為I?60min。
[0015]進一步，所述金屬層的材料為銅金屬。
[0016]進一步，采用化學電鍍的方法形成所述金屬層。
[0017]進一步，在形成所述金屬層之前，在所述層間介電層上還形成有硬掩膜層，所述通孔貫穿所述硬掩膜層、所述層間介電層和部分所述半導體襯底。
[0018]進一步，在形成所述金屬層之前，還包括依次在所述通孔的底部和側壁，以及所述層間介電層的表面依次沉積形成絕緣層和阻擋層的步驟。
[0019]進一步，所述第二平坦化還用于去除位于所述層間介電層的表面上的絕緣層和阻擋層。
[0020]進一步，所述第一平坦化或所述第二平坦化均為化學機械研磨工藝。
[0021]進一步，所述絕緣層的材料選自氧化硅、氮化硅、氧化層-氮化層-氧化層的多層結構、氧化鉿或氧化鋁；所述阻擋層的材料選自鈦-氮化鈦、鉭-氮化鉭、氮化鋯、鎢、氮化鎢、氮化鈦鋯。
[0022]綜上所述，根據本發明的制作方法，能夠使晶圓的應力緩慢釋放，可以有效防止硅通孔中裂縫的產生，從而減少TSV漏電問題，進而提高器件的可靠性和良率。
【附圖說明】
[0023]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。
[0024]附圖中:
[0025]圖1示出了 TSV和襯底之間產生的裂縫示意圖；
[0026]圖2A-2B示出了現有的一種TSV的工藝過程中相關步驟所獲得的器件的剖視圖；
[0027]圖3示出了現有工藝TSV化學機械研磨工藝前后晶圓應力變化趨勢圖；
[0028]圖4示出了根據本發明一個實施方式來制作TSV的工藝流程圖；
[0029]圖5A-5C示出了本發明一個實施方式來制作TSV的工藝過程中相關步驟所獲得的器件的剖視圖；
[0030]圖6示出了本發明示例性實施例中TSV化學機械研磨工藝前后晶圓應力變化趨勢圖。
【具體實施方式】
[0031]在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。
[0032]應當理解的是，本發明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0033]應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接至『或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。應當明白，盡管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。
[0034]空間關系術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這里可為了方便描述而被使用從而描述圖中所示的一個元件或特征與其它元件或特征的關系。應當明白，除了圖中所示的取向以外，空間關系術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然后，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特征將取向為在其它元件或特征“上”。因此，示例性術語“在...下面”和“在...下”可包括上和下兩個取向。器件可以另外地取向(旋轉90度或其它取向)并且在此使用的空間描述語相應地被解釋。
[0035]在此使用的術語的目的僅在于描述具體實施例并且不作為本發明的限制。在此使用時，單數形式的“一”、“一個”和“所述/該”也意圖包括復數形式，除非上下文清楚指出另外的方式。還應明白術語“組成”和/或“包括”，當在該說明書中使用時，確定所述特征、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特征、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語“和/或”包括相關所列項目的任何及所有組合。
[0036]為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的技術方案。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。
[0037]下面，參考圖2A-2B對現有的一種TSV的工藝流程存在的問題做進一步說明。
[0038]首先，如圖2A所示，提供半導體襯底200，在所述半導體襯底上形成有器件201，以及覆蓋所述器件201的層間介電層202，在所述層間介電層202上形成有硬掩膜層204在所述層間介電層202內還形成有與所述器件201電連接的接觸栓塞203。
[0039]形成貫穿所述硬掩膜層204和層間介電層202和部分半導體襯底200的通孔，在所述通孔的底部和側壁上，以及硬掩膜層204上依次形成絕緣層和阻擋層；通過化學電鍍的方法向所述通孔內填充金屬銅，直至填滿所述通孔并繼續在硬掩膜層204上形成金屬銅，最終形成填充所述通孔并覆蓋所述硬掩膜層204的銅層205。銅金屬電鍍后，晶圓正向彎曲，BOW 值為 163.77 μ m。
[0040]接著，進行退火處理，以使銅層更加致密，經過退火處理后，晶圓變為負向彎曲，BOff 值為-89.68 μ m。
[0041]接著，對所述銅層進行化學機械研磨，停止于所述硬掩膜層204內。使用化學機械研磨將硬掩膜層204上的銅層、阻擋層和絕緣層去除，經過該步驟之后，晶圓重新變為正向彎曲，BOW值為23.88 μ m。
[0042]如圖3所示的晶圓應力變化趨勢圖，我們可以看出，目前的工藝會使晶圓的應力發生劇烈的變化，導致TSV裂縫的產生，引起銅擴散問題，使TSV和襯底之間的漏電增加。
[0043]因此，本發明提出一種新的制作方法，以解決上述問題。
[0044][示例性實施例]
[0045]下面將結合圖4和圖5A-5C對本發明的半導體器件的制作方法進行詳細描述。
[0046]其中，圖4示出了根據本發明一個實施方式來制作TSV的工藝流程圖；圖5六-5(:示出了本發明一個實施方式來制作TSV的工藝過程中相關步驟所獲得的器件的剖視圖。
[0047]執彳丁步驟401,提供晶圓50,所述晶圓50包括半導體襯底和位于半導體襯底上的器件，以及形成于所述半導體襯底上覆蓋所述器件的層