靜電保護電路的制作方法
【專利說明】
【技術領域】
[0001]本發明涉及一種電路設計領域，尤其涉及靜電保護電路。
【【背景技術】】
[0002]集成電路在制造、封裝、運輸、裝配和應用中，都時刻面臨著靜電放電(ESD)的沖擊。當芯片的外部環境或者內部累積的靜電荷，通過芯片的管腳流入或者留出芯片內部時，瞬間產生的電流或電壓就會損壞集成電路，使芯片功能失效。因此，在芯片內的管腳連接靜電保護電路，當遭受ESD沖擊時，能夠把ESD大電流旁路，使其不經過內部電路，并將電壓鉗位在較低的水平，從而提升芯片抵抗ESD的能力。
[0003]大多數靜電保護電路的設計方案是使其通過接地管腳放電，這樣可在其他管腳和接地管腳之間方便的添加ESD器件。M0S晶體管是最常用的ESD防護器件之一，如圖1所示為一個芯片的電源到地之間的ESD保護結構，圖中方框內為芯片的內部電路，M0S晶體管匪為芯片內的ESD器件，
[0004]對于NM0S晶體管作為ESD器件而言，當電源相對于地之間的正向ESD脈沖超過NM0S晶體管的漏源擊穿電壓(BVDS)時，漏極到襯底之間出現擊穿電流，NM0S的寄生NPN基極電位上升，使得P型襯底與NM0S源極的PN結正偏，這樣就觸發了寄生NPN導通，電源端的靜電荷經過寄生NPN泄放到VSS。
[0005]對于PM0S晶體管作為ESD器件而言，其寄生的雙極型器件是PNP，在通常的CMOS工藝中，同等基區寬度條件下寄生PNP的電流增益低于寄生NPN的電流增益，所以PMOS ESD器件的放電能力要比NM0S晶體管的ESD器件差很多。
[0006]常用CMOS工藝中，NM0S的BVDS —般低于PM0S的BVDS，這樣用NM0S作為ESD器件就可以保證芯片內部電路中的NM0S和PM0S器件都不會損壞。但是有些工藝中，PM0S的BVDS低于NM0S的BVDS，如果仍然采用傳統的NM0S晶體管作為ESD器件，當電源到地之間出現ESD沖擊電壓時，芯片內部的PM0S器件會先于NMOS ESD器件擊穿，這樣有可能在NM0SESD器件觸發寄生NPN放電前，內部PM0S器件已經損壞。
[0007]有必要提出一種新的方案來改進靜電保護電路，克服上述問題。
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【發明內容】
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[0008]本發明的目的之一在于提供一種靜電保護電路，其通過PM0S晶體管的擊穿電壓觸發NM0S晶體管的寄生NPN導通，降低靜電保護電路的觸發電壓，提高ESD保護性能。
[0009]為實現上述目的，本發明提供一種靜電保護電路，其包括:NM0S晶體管，其源極和柵極連接至第一連接端，其漏極連接至第二連接端；PM0S晶體管，其源極和柵極連接至第二連接端，其襯體端與其源極相連，其漏極與所述NM0S晶體管的襯體端相連。
[0010]進一步的，所述NM0S晶體管包括:襯底；自襯底的上表面向下延伸而成的襯底接觸區，其作為NM0S晶體管的襯體端；自襯底的上表面向下延伸而成的第一有源區，其作為NM0S晶體管的漏極；自襯底的上表面向下延伸而成的第二有源區，所述第一有源區與第二有源區相互間隔，第二有源區作為NMOS晶體管的源極；形成于所述襯底的上表面之上的第一柵極，其中該第一柵極位于第一有源區和第二有源區之間并與第一有源區和第二有源區相鄰。所述PM0S晶體管包括:形成于所述襯底中的阱區，第二有源區較第一有源區距離所述阱區更近；自阱區的上表面向下延伸而成的阱接觸區，其作為PM0S晶體管的襯體端；自阱區的上表面向下延伸而成的第三有源區和第四有源區，其中第三有源區有部分位于阱區內，部分位于襯底中，第三有源區與第二有源區相鄰且間隔，第四有源區較第三有源區距離第二有源區更遠，第三有源區作為PM0S晶體管的漏極，第四有源區為PM0S晶體管的源極。形成于所述襯底的上表面之上的第二柵極，其中該第二柵極位于第三有源區和第四有源區之間并與第三有源區和第四有源區相鄰。
[0011]進一步的，襯底、襯底接觸區、第三有源區、第四有源區為P型摻雜，阱區、第一有源區、第二有源區、阱接觸區為N型摻雜。
[0012]進一步的，第四有源區、第二柵極、阱接觸區、第一有源區通過接觸孔和金屬與第二連接端相連，襯底接觸區、第二有源區通過接觸孔和金屬與第一連接端相連。
[0013]進一步的，所述的靜電保護電路適合于PM0S晶體管的擊穿漏源電壓低于NM0S晶體管的擊穿漏源電壓的工藝。
[0014]與現有技術相比，本發明中的靜電保護電路通過PM0S晶體管的擊穿電壓觸發NM0S晶體管的寄生NPN導通，降低靜電保護電路的觸發電壓，提高ESD保護性能。
【【附圖說明】】
[0015]為了更清楚地說明本發明實施例的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其它的附圖。其中:
[0016]圖1為現有技術中的靜電保護電路的示意圖；
[0017]圖2為本發明中的靜電保護電路在一個實施例中的電路示意圖；
[0018]圖3為圖2中的靜電保護電路的版圖結構示意圖。
【【具體實施方式】】
[0019]本發明的詳細描述主要通過程序、步驟、邏輯塊、過程或其他象征性的描述來直接或間接地模擬本發明技術方案的運作。為透徹的理解本發明，在接下來的描述中陳述了很多特定細節。而在沒有這些特定細節時，本發明則可能仍可實現。所屬領域內的技術人員使用此處的這些描述和陳述向所屬領域內的其他技術人員有效的介紹他們的工作本質。換句話說，為避免混淆本發明的目的，由于熟知的方法和程序已經容易理解，因此它們并未被詳細描述。
[0020]此處所稱的“一個實施例”或“實施例”是指可包含于本發明至少一個實現方式中的特定特征、結構或特性。在本說明書中不同地方出現的“在一個實施例中”并非均指同一個實施例，也不是單獨的或選擇性的與其他實施例互相排斥的實施例。
[0021]圖2為本發明中的靜電保護電路200在一個實施例中的電路示意圖。如圖2所示的，所述靜電保護電路200包括NM0S晶體管匪和PM0S晶體管PM。
[0022]所述NMOS晶體管匪的源極和柵極連接至第一連接端VSS，其漏極連接至第二連接端VDD，所述PM0S晶體管P