半導體器件及其制造方法
【技術領域】
[0001]本發明屬于半導體技術，具體地涉及半導體器件及其制造方法。
【背景技術】
[0002]隨著半導體工藝的發展，半導體器件的特征尺寸越來越小。在芯片上器件集成密度增加，使得芯片的性能提高以及功能性增強。然而，高密度集成也產生了新的問題，例如，可靠性問題。在芯片中，由于半導體器件不同部分的導電通道之間的距離減小，越來越容易發生短接，甚至導致半導體器件失效。此外，由于導電通道的截面積減小，使得互連電阻和寄生電容也會隨之增加，從而導致半導體器件的電性能劣化。
[0003]因此，期望進一步改進半導體器件的設計及其制造工藝，以滿足半導體器件尺寸減小(scaling-down)的需求。

【發明內容】

[0004]本發明的目的在于提供一種半導體器件及其制造方法。
[0005]根據本發明的第一方面，提供一種半導體器件，包括:半導體襯底；位于半導體襯底上方的柵疊層，所述柵疊層包括柵極導體以及夾在柵極導體和半導體襯底之間的柵極電介質；位于柵疊層的側面上的柵極側墻；位于半導體襯底中的源區和漏區；以及分別與源區、漏區和柵極導體電連接的第一導電通道、第二導電通道和第三導電通道，其中，所述第一導電通道和第二導電通道中的每個導電通道包括與柵極側墻相鄰的第一部分和位于柵極側墻上方的第二部分，所述第一部分的頂部與柵極側墻的頂部齊平，并且與所述第二部分的底部接觸。
[0006]優選地，在所述半導體器件中，所述第一和第二導電通道中的每個導電通道的第一部分與第二部分是對準的。
[0007]優選地，所述半導體器件還包括:與柵極側墻相鄰的第一絕緣層；以及位于柵極側墻上方的第二絕緣層，其中，所述第一和第二導電通道中的每個導電通道的第一部分位于第一絕緣層中，第二部分位于第二絕緣層中。
[0008]優選地，所述半導體器件還包括位于柵極導體頂部的阻擋絕緣層，所述第三導電通道穿過阻擋絕緣層接觸柵極導體。
[0009]優選地，所述阻擋絕緣層的頂部與所述柵極側墻的頂部齊平。
[0010]根據本發明的第二方面，提供一種半導體器件的制造方法，所述方法包括:提供一半導體襯底，所述半導體襯底中包括柵極、源區和漏區；在所述半導體襯底上方形成柵疊層，所述柵疊層包括柵極導體以及夾在柵極導體和半導體襯底之間的柵極電介質；在所述柵疊層的側面上形成柵極側墻；在柵極側墻兩側分別形成與源區和漏區電連接的第一導電通道和第二導電通道的各自的第一部分；在柵極側墻上方分別形成與源區和漏區電連接的第一導電通道和第二導電通道的各自的第二部分，所述第一部分的頂部與柵極側墻的頂部齊平，并且與所述第二部分的底部接觸；在柵極導體上方形成與柵極導體電連接的第三導電通道。
[0011 ] 優選地，在所述方法中，所述第一和第二導電通道中的每個導電通道的第一部分與第二部分是對準的。
[0012]優選地，在所述方法中，在形成第一導電通道和第二導電通道的各自的第一部分的步驟之前，還包括在半導體襯底上形成第一絕緣層；以及在形成第一導電通道和第二導電通道的各自的第一部分和第二部分的步驟之間，還包括在第一絕緣層上形成第二絕緣層。
[0013]優選地，所述方法還包括:在柵極導體上方形成阻擋絕緣層。
[0014]優選地，在所述方法中，所述阻擋絕緣層的頂部與所述柵極側墻的頂部齊平。
[0015]該半導體器件利用柵極側墻將柵極導體與第一的第一部分和第二導電通道的第一部分隔開，從而減少柵極與源極和漏極之間的短接。
[0016]進一步地，在優選的實施例中，第二絕緣層將柵極導體與第一導電通道的第二部分隔開，并且將柵極導體與第二導電通道的第二部分隔開。因此，該半導體器件可以進一步減少甚至避免柵極與源極和漏極之間短接的發生。
[0017]此外，第一和第二導電通道的第一部分和第二部分可以采用不同的導電材料。例如，至少第二部分可以采用電阻率更小和導熱性更好的導電材料，例如銅。因而，本發明的半導體器件可以減小互連電阻和/或改善導熱能力。
【附圖說明】
[0018]圖1至8是形成根據本發明第一實施例的半導體器件的過程中各個階段的示意性截面圖；
[0019]圖9至13是形成根據本發明第二實施例的半導體器件的過程中一部分階段的示意性截面圖；
[0020]圖14是根據現有技術的半導體器件的示意性截面圖。
【具體實施方式】
[0021]以下將參照附圖更詳細地描述本發明。在各個附圖中，相同的元件采用類似的附圖標記來表示。為了清楚起見，附圖中的各個部分沒有按比例繪制。此外，可能未示出某些公知的部分。為了簡明起見，可以在一幅圖中描述經過數個步驟后獲得的半導體結構。
[0022]應當理解，在描述器件的結構時，當將一層、一個區域稱為位于另一層、另一個區域“上面”或“上方”時，可以指直接位于另一層、另一個區域上面，或者在其與另一層、另一個區域之間還包含其它的層或區域。并且，如果將器件翻轉，該一層、一個區域將位于另一層、另一個區域“下面”或“下方”。
[0023]如果為了描述直接位于另一層、另一個區域上面的情形，本文將采用“A直接在B上面”或“A在B上面并與之鄰接”的表述方式。在本申請中，“A直接位于B中”表示A位于B中，并且A與B直接鄰接，而非A位于B中形成的摻雜區中。
[0024]在本申請中，術語“半導體結構”指在制造半導體器件的各個步驟中形成的整個半導體結構的統稱，包括已經形成的所有層或區域。在下文中描述了本發明的許多特定的細節，例如器件的結構、材料、尺寸、處理工藝和技術，以便更清楚地理解本發明。但正如本領域的技術人員能夠理解的那樣，可以不按照這些特定的細節來實現本發明。
[0025]本發明可以各種形式呈現，以下將描述其中一些示例。
[0026]下面將參考圖1至8來描述形成根據本發明第一實施例的半導體器件的過程。
[0027]圖1示出了初始的半導體結構的截面圖。在該半導體結構中已經形成了半導體器件的主要部分。該半導體器件例如為金屬氧化物半導體場效應晶體管(M0SFET)，包括半導體襯底1、柵極導體2、位于柵極導體和半導體襯底之間的柵極電介質3、圍繞在柵極導體周圍的柵極側墻4、以及位于半導體襯底上并且對稱地分布在柵極導體兩側的源區5和漏區6。柵極導體2和柵極電介質3構成該半導體器件的柵疊層。
[0028]半導體襯底1可以為任何公知的半導體材料，例如包括S1、Ge。柵極導體2可以由能夠導電的各種材料形成，例如金屬層、摻雜多晶硅層、或包括金屬層和摻雜多晶硅層的疊層或者是其他導電材料。柵極電介質3可以由Si02或介電常數大于Si02的材料構成，例如包括氧化物、氮化物、氧氮化物等。并且，柵極電介質不僅可以由本領域的技術人員公知的材料形成，也可以采用將來開發的用于柵極電介質的材料。柵極側墻4可以由氧化硅、氮化硅或其他公知的絕緣材料組成。
[0029]然后，通過已知的沉積工藝，如電子束蒸發(EBM)、化學氣相沉積(CVD)、原子層沉積(ALD)、濺射等，在半導體結構的表面上形成第一絕緣層7。進一步進行機械平面化(例如化學機械拋光)，以獲得平整的表面。該平面化處理去除了第一絕緣層7位于柵極導體2的頂部的部分，如圖2所示。第一絕緣層7例如可以由氧化硅、氮化硅或其他公知的絕緣材料組成。
[0030]然后，例如，在使用掩模的情形下，通過選擇性的蝕刻工藝，相對于第一絕緣層7和柵